押注Wafer-Level扇出

芯片制造商关注包装,以减少路由问题在10纳米,7海里。工具和方法论的鸿沟仍然存在。

受欢迎程度

先进包装开始获得牵引力,一个商业上可行的商业模式,而不是一个可能的选项,使路由信号10 nm的技术困难和7海里和飞涨的成本的设备扩展一个死。

的包容扇出包逻辑在苹果的iPhone 7中,基于台积电的综合扇出(信息)技术,得到了大部分的标题在这个空间,但是有更多的发生在这个市场。即使在iPhone 7,主要有43个其他wafer-level包PCB,加上wafer-level包在闪电电缆和耳塞,据Jan Vardaman TechSearch国际。她指出,Hisilicon和联发科预计将与他们的自己的应用程序处理器遵循包装。其他人,比如朋友和体内,中国两大智能手机制造商,已经使用一些先进版本的包装,。

“包,有一个持续扩散”Vardaman说。“现在的大讨论是关于异构集成。问题是手机板的空间,所以他们需要想出一个方法来减少包的足迹。”

扇出wafer-level包装已成为首选的移动市场经过近十年的幕后工作。花了这么长时间的一个原因是,这并不是一个优先考虑芯片制造商只要设备扩展是可能的。但它也证明了最初比任何人想像的难。

扇出更昂贵的比2.5 d,因为没有插入器。2.5 d仍然是高性能应用程序的首选,如网络或服务器芯片,因为在矽通过在插入器比其他互联可以更快地移动信号。不过,两者之间的性能差异缩小。

"我们预期高密度扇出将有类似的性能高密度2.5 d,但这需要时间,”William Chen说日月光半导体研究员、高级技术顾问。“在那之前,扇出的出现将推动2.5 d更高端应用程序。”

什么是扇出wafer-level包装吗?
多年来,包装已经使用了多种技术。包基于wirebond技术几十年来一直在使用扩展导致紧张,并使用倒装芯片包装这一概念得到扩展。

相比之下,FO-WLP多个芯片组合到一个包,消除路由拥塞,同时也使得数字逻辑功能萎缩的好处。在智能手机这是特别重要的,因为它需要更少的区域,从而允许更薄的手机。主动和被动的元素在一个芯片可以移动非常接近对方,使用较短的和更快的连接比是可能的在一个死,用更少的寄生。

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图1:改进形式因素。来源:TechSearch国际。

扇出并不是一个新概念。有什么新鲜事是wafer-level包装的方法。个人死亡通常嵌入模具化合物或附加到晶片然后under-filled。从那里,重新分配层(RDL)开发利用物理气相沉积路线I / O连接,绝缘的介电薄膜添加,添加和铜疙瘩或支柱。

这些步骤的确切顺序可以根据不同的方法,但这里的关键变量是产量和可靠性。产量会受到机械应力的影响,会引起翘曲,分层RDL,和在某些情况下开裂或分离的焊料球。可靠性是衡量如何包执行随着时间的推移,这通常需要好几年的时间了解和调整。


图2:典型的扇出。来源:林的研究

FO-WLP之间被认为是达成一个妥协方案2.5 d和有机基质system-in-package的线条和空间。一些业内人士说,苹果的iPhone使用三层5-5µm, 10-10m和10-10µm lines-spaces RDL。高密度版本正在开发5-5µm在每一层。新科金朋和高通开始2-2µm项目的联合开发。

扇出的第一代是基于英飞凌的嵌入式wafer-level球阵列(eWLB),在2009年推出。飞思卡尔(现在NXP)之后,于2012年重新分配芯片封装(RCP)。最近,公司增加了silicon-less集成模块(SLIM)和硅晶圆集成扇出技术(迅速)。有许多其他片这种方法,。

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图3:芯片与芯片上。来源:TechSearch国际。

“有50种芯片级包装,说Seung钟旭(S.W.)尹,产品技术营销主管新科金朋。“其中,20 wafer-level包装。”

在某种程度上,都是独一无二的。“这不是容易标准化一个包格式或结构,“尹说。“芯片设计者的主要问题,甚至铸造厂,是在一个包的电气问题,寄生和RC都不同。这意味着你必须考虑系统集成在系统层面,并与客户开发工作香料模型和一个包模型。如果层变化,寄生在材料改变。”

产量和测试问题
产量和品质问题的来源并不总是很明显,。与一个ASIC或SoC,所有的作品不一定在同一晶圆制造技术甚至使用相同的过程。

我们看到“大挑战是质量管理,”大卫说公园,全球市场营销副总裁最优+。“实际上,你可能会死在一个糟糕的地方。当你开发一个重组晶片的扇出wafer-level包,你死可以来自任何数量的其他晶片。你需要能够关联重组晶片回到最初的硅晶片,以确定是否有坏的原硅片。现在,这是棘手的,因为没有一对一的关联重组源硅的晶片”。

公园说,可能需要多达15种不同的晶片的数据。“你仍然可以进行参数检验,但晶片已经成为这些包的最终测试。你需要一个更全面的方法。与扇出wafer-level包装,得到所有的成本效益比例和生产效益,但是你可以失去好的质量控制,因为地理的问题。”

这反过来会影响上市时间。预期在不久的将来开发设备使用扇出晶圆级包装将花费更少的时间比构建一个SoC和集成所有的组件在一个死,并最终将会降低成本。的终极目标是一个市场特征和测试chiplets,无论开发流程节点是有意义的对于那些技术和特定的应用程序。

“最终,你将能够选择从菜单中,“日月光半导体的陈先生说。“但是现在我们必须开发设计工具。如果你有一个良好的设计工具,这是标准化的第一步。从我的角度来看,这将是一个重要的一步。”

没有忘记这一点EDA公司正忙于开发工具流动填补空白解决方案和设计方法。

“失踪的是能够完美的实现和优化,”基思·费尔顿说,集成电路包装产品营销经理导师图形”系统部门。“所有(PCB)的工具已经长大的假设有一个有机基质,PCB约束和规则集。相比那些相当草率的芯片,这是非常严格的关于如何制造金属结构。”

需要一个扩展流程设计工具(此后)和了解一个更严格的制造将如何影响最终的设计。

“我们还需要一个过程的不同级别的签收,因为这是一个昂贵的制造过程,”费尔顿说。“你有很多面具,你需要验证一切。但是没有很多你能做调整,仍然维持必要的价格点,使这项工作。同时,您需要一个环境中,您可以构建一个原型和带来不同的块一起建立一个包。您可能希望处理器与内存堆栈一起或以上。你可以有几千块的这些包,但你不能有很多金属层,因为你必须找出关键信号的公交车。然后你必须做时间分析,你需要很多的早期原型。在这段这从未发生过。在过去,您将构建一个包,一起扔东西。所以现在你需要实现设计规则,而不是一堆假定场景。 That means companies need to spend more time up front to determine how to construct multiple die inside a package before they commit to a physical detailed design. That will shorten the time, make it more robust, but still allow you to explore as many variants as possible.”

也正在开发的是一个方法,增加了一致性,信号完整性、静电放电和热分析。有限元分析软件正在与大型OSATs和铸造厂FO-WLP流地址所有这些,根据Aveek Sarkar, ANSYS的副总裁产品工程和支持。

“我们现在正在进行的是一种复制一切通过GDS或multi-chip模块,“Sarkar说。“这些都是遵循的步骤。甚至在GDS中,我们将添加一个额外的层的粒度。更注重方法如何处理能力,热,机械应力,弯曲,以及一系列的传递从芯片级系统包级别水平。”

未来的发展方向和问题
因为小的形式因素,绝大多数的大部分FO-WLP实现移动市场。大多数公司预计,市场变得更加多样化,包括一个新的应用程序和作为一种降低成本10/7nm soc和添加更大的灵活性。

“现在开始转向更综合的解决方案如基带和射频和激光雷达传感器,”新科金朋的Yoon说。“你可以堆死在3 d。FO-WLP是一种支持,如果没有tsv。巨头与铜层非常顺利得到更好的性能。没有在高频介电损耗。”

这里的钥匙将收益和成本,如果可以提高产量和成本降低,市场的数量由这种技术可能会迅速扩大。

说:“你需要很好的收益率ASE的陈。“否则你输了。我们相信,需要一个chip-first过程。它也将会比今天可用薄。将会非常重要,因为这种技术推出,人们使用不同的扇出。我们将看到如何推出。我们正在使线条和空间更宽容得到更好的收益。”

包装成本是另一个关键因素,它阻碍了2.5 d的广泛采用。硅插入器的成本是罪魁祸首,这就是为什么eSilicon和三星等公司目前正在开发有机插入器。有机插入器也灵活,这使得他们不易压力影响。

结论

而包装和包装设备行业已经非常严重,其余的大部分芯片的世界才刚刚开始接受它。一些是由于热10 nm和7 nm和物理影响,挑战路由和对信号完整性的影响,以及处理这些问题的总体成本上升。其中一些也是由于终端市场的分裂,特别是随着越来越多的设备连接到互联网,和需要更多的定制的解决方案在低体积。播放到平台的方法,7纳米逻辑芯片可以搭配一个模拟芯片在同一包中,或在多个包挤在一起更严格。

但完全理解权衡所有可能的排列,这样速度不够快,并确保良好的收益率从相当于更多定制的电子设备,包括从前期架构设计到最后的包装和测试,仍有很长的路要走。在所有方面正在取得进展,但选项的数量和细微的差别令人生畏。

“这就像是被给予一个3 d拼图,你必须找出每一块,“导师的费尔顿说。“这需要一个大左移更多快速评估与足够的精度来看看如何连接点和你需要能够想象和设计在3 d,这对大多数芯片设计者是一个陌生的概念。如果不是,有一个大的机会你会re-spin设计。”

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2的评论

Dev古普塔 说:

“. .5-5m, 10-10m 10-10m lines-spaces”!
包装不是很粗。而不是为单位的L / S m试试哦。

埃德·斯珀林 说:

好赶上Dev。吃希腊字符的内容管理系统最初的Word文档。

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