我们能有效地自动化2.5 / 3 d IC ESD保护验证吗?

防止ESD事件(通常称为ESD健壮性)是一个极其重要的方面集成电路(IC)设计和验证,包括2.5 / 3 d设计。ESD事件引起严重损害ICs由于突然和意外的流两个带电的物体之间的电流。现在可能是由于接触,电子,或介质击穿产生的三个主要事件模型:

• 的人体模型(HBM)认为这个事件,你走过地毯,然后触摸金属门把手。
• HBM带电设备模型(CDM)类似,但是非人类的外部事件造成的,如设备制造业斜坡滑下来。
• 机模型(MM)毫米事件通常是内部设备的电路。

不管原因,所有ESD事件会导致金属熔化,氧化结击穿或失败。ESD会损坏电子组件在任何阶段的生产或使用如果没有适当的预防。ESD事件通常过早导致ICs失败,或者在less-than-designed操作功能,都是有利于市场的声誉!

我如何保护我的ICs ESD事件吗?
多重保护方案是用来避免或减轻静电损害[1,2]。设计师必须添加适当的ESD保护方案的示意图(在设计周期的早期)和布局。之前检查这些ESD保护电路制造可靠的设计至关重要。ESD设计规则都包含在设计规则手册来验证从拓扑角度适当的ESD保护的存在。

ESD保护2.5 d / 3 d ICs真的不同于为2 d ICs ESD保护吗?
是的,没有。首先,让我们看看2.5 / 3 d IC建设。2.5 d / 3 d ICs已经进化成一个创新的解决方案对许多设计和集成挑战。如图1所示,2.5 d ICs有多个模具并排放在一个被动的硅插入器。插入器放置在一个球栅阵列(BGA)有机基质。Micro-bumps附上每个模插入器,倒装芯片(C4)疙瘩插入器附加到BGA衬底。在3 d ICs,模具安装在顶部。在矽通过(tsv)用于与衬底死亡之间的交流和沟通。

图1:2.5 d和3 d IC设计。

在2 d ICs,所有垫作为IO接口,通过包针与外界沟通。因为有多个死于2.5 d和3 d集成,使用一些垫通过micro-bumps死亡之间的信号传递,tsv,插入器,不与外界沟通(图2)。这关键的区别在2.5 d / 3 d ICs要求我们区分这两个类别的垫被分类作为外部IOs连接到外部世界或内部IOs,只有连接2.5 / 3 d IC方案。

图2:IOs外部与内部的IOs。

为什么这个很重要?这样的分类对ESD保护是至关重要的,因为外部IOs连接到包针和面对更多的ESD事件比内部IOs [3]。类似于2 d ICs, IOs外部和内部都受到HBM和CDM ESD事件的影响。然而,内部IOs将由这些事件影响不严重。这种差异意味着设计者可以使用较小的ESD保护电路内部IOs,进而转化为死区,大幅节省成本在不牺牲任何ESD的鲁棒性。

简而言之,ESD保护电路设计没有不同,但它们是如何应用于2.5 / 3 d IC对最终的结果有很重要的意义。

如果保护电路是相同的,有哪些挑战自动化ESD在2.5 d / 3 d ic验证吗?
有许多的挑战实现自动化ESD验证在2.5 d / 3 d ICs。电子设计自动化(EDA)工具供应商必须能够提供一个解决方案,解决了问题,总结了以下几点[4]:

• 区分为外部IOs和内部IOs ESD保护
• 正确考虑CDM和HBM约束die-to-die连接IOs(内部)
• 确定所需的最低ESD保护避免失败的最终的2.5 d / 3 d IC产品
• 开发解决方案适应节点使用不同的技术和不同的模具用于铸造厂2.5 d / 3 d IC产品,并能处理接口
• 决定最后的2.5 d / 3 d IC产品设计师仍然可以从多个供应商和源模确保一致和足够的ESD保护
• 处理不同的ESD设计方法

所以,有一个自动化的ESD验证方法为2.5 d和3 d ICs吗?
一种系统化的方法已经制定验证2.5 d和3 d的ESD健壮性ICs在汇编级,死亡水平,并完成2.5 d / 3 d IC设计水平[5],如图3所示。这种方法需要以下元素:ESD约束、装配布局,布局死去,寄生电阻规则甲板和甲板布局与示意图(lv)规则。在西门子,我们已经实现了这种方法使用Calibre PERC可靠性平台[6]。

图3:ESD验证方法。

第一阶段提取相关防静电组装的数据布局需要捕获的影响插入器/接口。这一阶段包括以下步骤:

• 一代的系统组装网表
• die-to-die连接和die-to-external板连接的识别
• 计算的点对点(P2P)寄生电阻和电流密度(CD)的几何图形IOs所有内部和外部的IOs
• 存储P2P和CD的价值观

第二阶段提取相关ESD死亡的数据布局。必须重复这个过程对于每个死亡,因为死亡可以设计不同的技术节点上使用不同的铸造厂和制造。这些步骤包括:

• 布局设备网表提取
• ESD识别devices-to-die端口连接
• P2P计算寄生电阻和CD几何图形的识别ESD IOs设备连接
• 存储P2P和CD的价值观

第三阶段对完整执行委托人验证2.5 / 3 d IC设计水平从之前的阶段,通过合并数据结构防静电检查运行完整的设计报告缺失或不正确的ESD保护电路,和总P2P计算正确的保护电路,确定它们是否足够了。

如何,这种方法检查适当的ESD保护方案吗?
汇编级(即布局网表。,插入器/接口)和所有死亡都可以从布局提取程序中执行和文明程度分析,分别。完整的2.5 d / 3 d IC生成网表通过结合所有这些网表在一个网表,使结构防静电检查运行完整的2.5 d / 3 d IC设计水平。

有三个类别的保护方案:ESD外部IOs, ESD内部IOs和ESD供应。所有防静电检查的目的是确定失踪正确/错误/保护方案为每个类别基于用户定义的结构。表1列出了可以执行防静电检查每个IO类型与ESD保护方案。

表1:ESD保护检查

设计师应该注意的一个结果是,使用一个外部的IO ESD电路内部IO。尽管外部IO保护计划是一个正确的ESD保护方法,它导致不必要的ESD保护。因为内部IOs通常面临比外部IOs ESD事件较少,他们通常可以充分受ESD保护设备所需的小比外部的IOs,节约最终产品。

失踪/错误的ESD保护方案,有问题的内部和外部的IOs IOs报告违规行为的结果可以调试。正确的ESD保护计划,相关的外部和内部IOs报告仅供信息来帮助调试。正确的ESD保护方案,验证了路由检查是否可以处理ESD事件通过计算总P2P寄生电阻保护每一个正确的路线和检查电流密度。

这种方法在现实世界中工作吗?
我们测试了这种验证方法设计5人死亡:四个随机存取存储器(RAM)模和一个控制器(图4)死去。外部和内部IOs是故意设计的缺失,错误或正确的ESD保护结构。方法正确地识别所有预期的侵犯,使设计师能够快速识别和应用正确的修复。

无花果。4:设计布局的组装5人死亡(左)和一只公绵羊死(右)。

你能总结一下吗?
从委托人验证的角度来看,你不应该把2.5 d / 3 d ic作为一组独立的2 d ic连接在一起。在这些设计,防静电设备可以跨越多个模具,必须正确评价相结合。你也应该分类为不同的IO ESD事件types-internal IOs脸ESD事件比外部IOs少,所以识别这些内部IOs 2.5 d / 3 d IC让你适当的较小的ESD保护电路,避免浪费了芯片面积。同时确保足够的ESD保护2.5 / 3 d IC必须小心地管理包含许多任务,实现一个自动ESD验证这样的方法可以让你更容易确保准确和一致的ESD保护。

引用

1. ESD防静电电子设计自动化技术报告检查,TR18.0-01-14, ESDA,美国,2015年。http://www.esda.org/
2. j . Lescot et al .,“一个全面的ESD验证流在晶体管级大型SoC设计,“在EOS / ESD研讨会中,雷诺,NV,美国,2015年。
3. 全球半导体联盟(GSA)白皮书”,静电放电(ESD) 3 d-ic包,”2015年。
4. d . Medhat m . Dessouky和d·哈利勒静电放电的物理验证2.5 d / 3 d集成电路,“2020年21质量电子设计国际研讨会(ISQED),圣克拉拉,CA,美国,2020年,页383 - 388,doi: 10.1109 / ISQED48828.2020.9137046。
5. d . Medhat m . Dessouky d·哈利勒,“一个可编程自动化2.5 - d / d检查集成电路ESD验证,“在IEEE组件、包装和制造技术,11卷,没有。1、25 - 35页。2021年1月,doi: 10.1109 / TCPMT.2020.3039608。
6. “Calibre PERC,西门子数字行业软件。https://eda.sw.siemens.com/en-US/ic/calibre-design/reliability-verification/perc/