芯片的条件

能做的事情并不总是意味着应该去做。半导体行业的一个部门正在经历惨痛的教训，认识到持续的芯片集成有显著的不利因素。与此同时，另一个研究小组刚刚开始看到将功能整合到单个基板上的好处。

这些公司一直在跟进摩尔定律随着技术曲线下降到7nm，他们不得不重新考虑他们的许多选择，特别是如果内容包括任何高速模拟．但即使是完全数字化的芯片也存在问题。

与此同时，一些公司正在寻找对成本敏感的电池供电设备物联网边缘设备正在迅速地从集成在一块板上的标准部件的设计迁移到soc结合微机电系统、模拟、射频和数字。他们正在以非常可控的速度跟随技术曲线。当他们考虑芯片集成时，他们非常担心额外的，不必要的功能知识产权．

摩尔定律的终结
摩尔定律为半导体行业提供了50年的动力，虽然从技术上看还没有结束的迹象，但从经济上看，它肯定正在放缓。

“虽然摩尔定律的密度优势仍然存在，但我们现在担心的是性能、功率和成本之间的权衡，”香港智库知识产权集团业务发展总监Tom Wong表示Cadence设计系统．“在28纳米以下，由于工艺技术的复杂性，设计成本飙升。我们现在要处理的是光刻技术效果，多模式和finFET设计，在许多技术挑战中。看看28nm、16nm和10nm的掩模成本就知道了。我们敢问一套7纳米的面具要多少钱吗?”

所有领域的成本都在上升。微软存储器和接口部门的产品营销副总裁Hemant Dhulla说:“转移到下一个节点的优势是性能和更低的功耗Rambus．“最大的缺点是胶带和口罩的成本。从一代到另一代，它会大幅增加。它不是线性增长。没有多少公司能负担得起7nm的工艺。”

图1:持续扩展的挑战。来源:Imec

成本还有另一个因素。“更多的功能增加了价值，但也导致面积增加，这反过来又导致产量下降和成本增加，”罗伯·艾特肯补充道。手臂研究员和研发技术总监。

虽然一些市场对成本不敏感，并愿意允许芯片领域增长，但它们正在达到极限。Dhulla说:“总会有一些公司推动新代工技术的前沿，因为他们可以利用更多的晶体管，并从一代又一代中节省电能。”“他们真的在努力推动最高的系统性能，他们能够为他们的产品收取高价。所以在很大程度上，成本是次要问题。即便如此，他们也可能无法将整个设计融入芯片中。你可能会遇到两种限制。一个是十字线尺寸限制，另一个涉及到I/ o限制的设计。”

十字线的尺寸限制了可以使用单个掩模暴露的芯片表面积的数量。这是由光刻设备设定的，它定义了曝光时不因掩模变形或缺陷而引起错误的最大尺寸。为了使芯片更大，需要使用不同的掩模组进行多次相邻曝光，所有这些都必须精确对齐。

Aitken指出:“新的封装和组装选项扩大了解决方案的空间，允许对十字线来说太大的复杂设计，或者单芯片产量低得令人无法接受的设计，可以拆分到多个芯片上。”

直到最近，由于成本问题，这个解决方案还不可行。英特尔公司首席技术官Ty Garibay表示:“当你拥有7nm和5nm芯片时，将尽可能多的材料划分到旧技术上是有意义的。ArterisIP．“7nm和5nm工艺非常昂贵，因此在成本范围内有很大的优化空间。它允许你优化产品的关键部分，使其成为最适合他们的流程。”

此外，新节点不利于模拟。SRF Technologies and的总裁斯蒂芬•费尔班克斯(Stephen Fairbanks)补充道:“行业已经知道，有些东西无法很好地扩展Certus半导体．“数字可缩放，模拟则不然。比以往任何时候，特别是模拟传感器、高压传感器、脉宽调制电源和DC-to-DC转换器，当你使用finFET技术时，这些都不能很好地集成。”

但这并不意味着这种类比是不可能的。“对于finFET设备的速度，以满足非常高速的模拟内容的需求，仍然存在争议，”Navraj Nandra解释说，他是DesignWare模拟和MSIP解决方案集团的高级营销总监Synopsys对此．“射频研究人员在finFET结构中看到了更多的电容，这限制了器件的转换频率。但人们仍在对finfet进行创新，研究翅片的高度，如何减少晶体管上的翅片数量，以及其他可以改变器件性能的事情。但一般的想法是，如果你想要高性能的射频，你最好把那部分射频从芯片上拿下来。”

一旦这成为可能，就会有更多的选择。“如何在为数字逻辑设计的过程中优化超高性能模拟或低功耗模拟，”Garibay问道。“开发者将更愿意询问如何以不同的方式解决问题，而不是因为上市时间本身就是一种成本函数而越来越努力地解决问题。”

这类问题在芯片规划过程中出现得更加频繁。Cadence的Wong补充道:“由于特定的要求，例如RF、无线或MRAM, soc上的新功能不利于集成到同一芯片上。”“有些功能可能需要GaAs，氮化镓或其他深奥的工艺，而主流功能将继续依赖于批量CMOS。我们已经看到了从PolySiON到HKMG到finfet的过渡，现在开始看到第一个实现EUV．我们离3nm不远了，届时将有另一项重大技术转向碳纳米管或gate-all-around场效应晶体管技术”。

Dhulla提供了一个成功使用的解体例子。“当你需要大量的SerDes时，你可以选择有逻辑的ASIC，你可以把SerDes作为离模芯片。SerDes确实消耗了相当多的电力，所以你可以通过分解来创建一个更易于管理的解决方案。”

这就是为什么高级包装最近开始流行。Aitken补充说:“新的封装功能实现了异构结构，为射频/模拟、内存和高性能数字组件提供了更好的隔离和有针对性的流程，这也可以为电源和能源管理引入新的方法。”“采用这种方法仍存在成本和复杂性障碍，但我们预计，随着时间的推移，这将变得更容易。”

摩尔定律对物联网大有裨益
虽然最先进的节点可能会出现问题，但其他市场才刚刚开始走向soc。Certus的费尔班克斯说:“在高级节点上，会出现分解，但在40nm和65nm稍大的节点上，会更多地集成先前在180nm上集成的功能。”“每个人都试图在功能、成本、功率和性能之间找到平衡。”

晶圆代工厂正在做出回应。Nandra表示:“晶圆代工厂正在改进55nm和40nm工艺节点，并为逻辑库提供厚氧化物器件，以大大降低泄漏。”“他们正在增加嵌入式闪光．新的40nm工艺可能具有非常低的泄漏库，并集成嵌入式闪存，这两者都是物联网设备所需的技术。他们也希望在MEMs设备中进行封装。其中许多是低速应用，需要延长电池寿命。”

”台积电刚刚发布了采用BCD技术的65纳米处理器，”费尔班克斯补充道。”GlobalFoundries做着同样的事情。他们正在将更多的高压功能与旧的数字集成在一起。180nm是当今的最佳选择，因为您可以将许多高压和双极技术与180nm数字集成在一起。我预计，企业将希望集成比180nm更好的数字技术，因此我们看到了向65nm迈进的趋势。”

就像其他领域一样，内容也会增长。艾特肯说:“我们希望看到边缘和叶设备的功能和复杂性不断增加。”“与完全云驻留的方法相比，这将允许更多的本地化处理，以减少延迟和带宽需求。”

但这并不意味着他们不再关心面积。Calibre DRC应用营销总监John Ferguson表示:“我们看到的一个因素，特别是在更成熟的节点上，是为物联网组件设计的更精简的芯片。Mentor，西门子的一项业务．“最终，它们不需要非常复杂的巨大模具，而是可以专注于非常小的模具来满足特定的目标。”

Nandra提供了一个物联网寻找精简IP的例子。“我们不得不重新设计USB 2 IP，以减少40ULP物联网设备的占地面积。为了获得更小的面积和更低的功率，在一些功能上有一个权衡。一些功能被移除，而其他功能，如电池充电，则被添加进来。不仅晶片厂改进了他们的More-than-Moore技术，而且IP供应商也必须重新审视一些架构，以使面积和功率数字进入这些市场的有用范围。他们仍然需要USB 2，但他们不需要480MB/s。他们关心的是数据传输速度所需的最佳功率和面积。”

他们也在更密切地审查知识产权。Ferguson说道:“对于优秀且值得信赖的IP的需求始终存在。“主要的区别是，以前一个IP可能用于各种soc，现在它可能更有针对性地用于功能。”

工具还可以帮助消除浪费的逻辑。Baum公司首席执行官安迪•拉德(Andy Ladd)表示:“晶体管和开关节点的减少直接导致了平均功率和动态功率的降低，以及峰值电流的减少。“当采取这种方法时，理解和分析权力的方法至关重要。否则，设计人员无法了解他们在功能和功能之间的权衡是否满足项目的目标。EDA社区需要提供在设计周期早期的实际场景下准确分析功率的技术。此外，IP提供商必须提供IP块的功率模型，作为基于soc的设计的基础，以便设计人员可以即插即用不同的IP配置，以优化功率与功能。”

创建代表性场景是即将批准的协议的目标之一便携式刺激标准。“在过去，系统级测试必须手工创建，并包括编写在设计中的处理器上运行的代码，”他说Adnan哈米德的首席执行官断路器验证系统．“这很困难，很耗时，而且对当今设备支持的复杂用例的覆盖率非常低。通过便携式刺激，可以快速轻松地创建代表性场景，从而实现IP选择和功率优化策略的评估。”

一些人在问，崩解是否也是物联网的有效选择。“和下一代一起NVMXPoint, Optane，MRAM或ReRAM在美国，你无法在这种技术中建立逻辑，”加里贝说。“所以我会这么做的2.5 d或3 d堆叠可以快速有效地实现逻辑，并利用这些新技术。”

集成问题
通过分解，一个新的集成挑战就产生了。Rambus的Dhulla指出:“在一个环境中，你不能把所有东西都放在一个芯片上，你必须在多个芯片上构建和分割整体功能，这些芯片如何相互连接在战略上变得非常重要。”“从概念上讲，小芯片似乎合乎逻辑，也很吸引人。挑战在于芯片和专用集成电路之间的接口。小芯片广泛采用的一大挑战是具有成本竞争力的包装。多家晶圆厂需要解决这个问题，并提供更好的包装解决方案。”

加里贝说，这更多的是一个商业模式问题，而不是技术问题。”英特尔有一个优势，因为他们自己生产芯片的所有部分。当你用多家公司的芯片创建一个2.5D或3D系统时，阻碍创新的是计算死多芯片系统的责任。目前还没有一种产品将两家不同公司的产品结合在一起推向市场。这是根本问题。当你有一个坏掉的组合芯片时，没有人会同意，谁来买单?”

这种新的一体化水平也创造了机会。费尔班克斯说:“虽然存在一些解体，但它们之间的I/O接口正变得高度专业化。”“如果你使用现成的标准I/O，你将做出牺牲。它可以是功率或面积的优化，也可以是应用于多种标准和功能的优化。你在芯片中添加的功能越多，你在I/O中需要的功能就越多。我们看到的分解越多，我们就越想优化I/O，比如占用空间和功率。无论是否有更多的集成或分解，I/O专门化正变得越来越重要。”

这就产生了一系列问题和优势。“新的封装类型可以减少I/O引脚的必要空间，”华为系统集成集团经理Andy Heinig说弗劳恩霍夫自适应系统工程部。“层压板上带有100 μ m铜柱的芯片可以在小面积内实现大量的I/ o。此外，扇出技术增加了I/ o的面积，只增加了很少的额外成本。但可以肯定的是，这种集成方法需要早期的芯片和封装规划，也需要EDA工具的设计支持。我们与客户的经验表明，在产品定义阶段或之后不久发生的I/ o优化潜力最大。如果是在芯片已经设计好了的时候进行的，那么就没有什么可以优化了。”

包装基础设施正变得越来越重要。Ferguson说:“从历史上看，在设计套件和EDA验证方面很少有严格的要求。“我们现在开始看到这一领域的重大变化，甚至连OSATS已经接受了确保整个生态系统设计完整性的概念。”

另一个需要解决的问题是缺乏适合芯片间通信的通信协议。加里贝说:“HBM2是当今的默认。英特尔/Altera Stratix 10使用HBM2作为客户可接受的端口，但也定义了两个针对数据移动进行优化的专有协议。我确实认为，在2.5D和3D空间中存在允许芯片互操作性的IP差距。在协议上与公司结盟将有助于实现高引脚数3D。”

结论
在购买芯片并将其集成到产品中之前，我们还有很长的路要走，但墙上的文字正变得越来越清晰。Cadence的Wong列出了公司需要考虑的策略。

“不要把整个复杂的SoC从一个节点迁移到下一个节点，”Wong说。“分而治之。只迁移需要下一个流程节点提供最高性能的设计部分。保留您花费大量时间验证的复杂功能IP，并继续以芯片的形式使用它。并利用包装，如2.5D中间体。在进入下一个节点之前，最大化你的投资。”

芯片设计的经济性正变得比技术可能性更重要。随着新节点的成本越来越高，封装技术开始看起来更具成本效益——而且这些技术的价格可能会大幅下降。任何公司今天不关注这一点，明天就可能落后。

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