监控在实际部署中工艺变化和老化如何影响实际芯片的时间。
精确的静态时序分析是先进节点半导体器件发展的重要步骤之一。性能数字包括在芯片和系统规格从最早的市场需求。架构师和设计人员通过所选的高级架构、微架构、详细实现和底层硅技术仔细确定能够实现所需性能的时钟周期时间。由于长路径而未能达到指定的周期时间将损害芯片性能，并可能使最终产品在市场上失去竞争力。另一方面，与短路径相关的竞速和其他缺陷会使制造的设备无法运行，可能需要非常昂贵的芯片转弯来修复。
静态时序分析的重要性影响了现代电子设计自动化(EDA)解决方案的路径。历史上，逻辑综合和物理布局(平面规划、布置和路由)是通过单独的EDA工具完成的。设计师被迫在合成过程中分配时间裕度，以适应布局后静态时间分析中可能出现的令人不快的意外。这通常会导致过度设计，消耗不必要的电力和浪费宝贵的硅面积，以弥补从未出现的潜在布局问题。即使有时间裕度，路径偏差有时也会超过保护带，导致合成和布局工具之间的手动迭代。这在很大程度上已经通过将这两个阶段组合成一个解决方案得到解决，具有更小的裕度，并且任何迭代都自动发生。
尽管“时序闭合”一词几乎总是指的是硅之前的设计过程，但事实上，直到物理芯片被制造出来，时序才真正闭合。后硅阶段可能出现与长路径和短路径相关的令人讨厌的意外。预测值与实际芯片时序之间可能存在差距的原因有很多，包括:
在某种程度上，设计师和EDA工具可以预测这些影响，并增加时间裕度以适应它们，但过度设计是一个重大风险。此外，这些影响并不一定会影响每个设备的计时。工艺变化意味着并非每个制造的晶圆或芯片都具有相同的时序特性。在预测可能只影响一小部分部件的问题时增加长路径时间裕度可能不是一个好的权衡;最好接受的是，在生产测试期间，这几个芯片将被分开存放，并标记为性能不那么关键的应用程序。此外，其中一些影响可能只会由于硅老化而发生或因硅老化而加剧。让培养实验室中的每个系统都全速运行并不一定意味着该领域的数百万个芯片在其生命周期内将保持相同的计时特性。
这些确实是令人生畏的挑战，而且只能通过将时序闭合的概念扩展到生产硅来解决。这意味着必须有某种方法来收集关于工艺变化和老化如何在实际部署中影响实际芯片的信息。幸运的是，现在有一种技术可以收集和报告这种反馈。最近的一次博客介绍了路径裕度监控器(PMM)知识产权(IP)的概念。当芯片在培育实验室、生产测试或现场运行时，PMM单元提供了硅定时的细粒度可观测性。它们在不影响函数运算的情况下测量实函数路径的延迟。
PMM单元为制造器件提供了一种新颖而有价值的时序分析形式。第一步可以在培育实验室进行，只要最初的芯片从铸造厂到达。随着芯片生产数量的测试，可以收集更多反映工艺变化的数据。随着这些芯片被安装在终端系统中并部署到现场，在各种操作条件下可以获得更多数据。随着时间的推移，从现场持续收集的路径延迟将反映老化效应，但当然这可能需要数年时间。幸运的是，芯片培养和鉴定过程已经使用老化室来检查婴儿死亡率和模拟加速衰老。使用硅片中的PMM单元进行老化，可以对可能在现场长时间内无法检测到的时间问题进行早期预警。
显然，PMM单元收集并报告了大量数据，但关键问题是芯片开发者和制造商如何在未来利用这些信息进行更好的设计。从启动、老化、生产芯片测试和现场收集的路径延迟信息可用于细化设计过程中使用的裕度和静态时序分析中使用的硅模型。如果芯片出于任何原因被翻转，更严格的裕度和更准确的定时分析将产生一个经过修订的设计，更好地优化功率、性能和面积(PPA)。对于使用相同硅技术的芯片变体、衍生设计和后续项目也是如此。来自已部署芯片的PMM反馈还可以改善制造和测试流程，从而获得更好的良率和更准确的分箱。
Synopsys对此的硅生命周期管理(SLM)平台包括PMM解决方案，并与Synopsys紧密相连黄金时段静态时序分析工具和SynopsysPrimeShield设计鲁棒性分析及优化方案。当路径裕度监控器IP包含在制造的芯片中时，相关器件的设计人员可以获得上述所有优点。PMM反馈提供了更大的可视性和对后硅时序的洞察，从培育实验室的第一个单元到现场部署的老化芯片。如果不能弥合从硅前设计到实际芯片之间的差距，就不能真正完成时序分析或时序闭合过程。
有关完整SLM解决方案的更多信息，请参见a白皮书是可用的。
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