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三维集成电路

2.5 d和3 d形式的集成
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描述

两个或两个以上的集成电路相互堆叠上的死亡。访问机制连接只有死。

图1:维迪雅Neerkundar,西门子EDA技术营销工程师,3 d-ic解释说她画了一张草图基本3 d-ic。看这个视频更多的解释。

已经出现的经典定义三维集成电路逻辑逻辑,与在矽通过(TSV)。但也有其他的迭代这个想法,从package-on-package(流行),均匀内存堆栈逻辑和混合芯片相结合的一些元素2.5 d和3 d内存和almost-3D内存。甚至有一些新方法被提出,包括无线连接之间非常薄的死,和wafer-level包装而不是die-on-die包装。


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测试2.5 d和3 d-ics

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