回避摩尔定律

凯文张,负责工程的副总裁日月光半导体,坐下来和半导体工程讨论先进包装、参与技术的挑战,对摩尔定律的影响。以下是摘录的谈话。

SE:今天与集成电路包装方面的一些大问题?

张:摩尔定律正在放缓,但晶体管扩展将继续下去。的包装工业和OSATs需要开发技术来填补这一缺口。所以你会看到更多SiP(system-in-package),硅光子学和传感器。功率输出,功率效率和互连密度是专注向前移动。尽管如此,先进的包装是急需的应用程序。在7纳米CMOS扩展变得太贵了。开发成本和硅片成本成为大多数公司几乎不能承受,所以你需要把解决方案和不同的技术。你从不同的铸造厂使用不同的芯片。先进的包装,特别是SiP,起到了一定的作用。OSATs正在帮助该行业降低成本并继续互补金属氧化物半导体可伸缩性,但是使用SiP使用更加有效和cost-compelling方法推进它。

SE:在传统的芯片扩展,这样做是为了把晶体管和IP块铁板一块死。在先进的节点是什么挑战?

张:产量将是一个重大问题当你挤出更多的功能到一个死。我们已经尝试过去与逻辑集成模拟和记忆。然后,模具尺寸和过程复杂性成为禁止的。我们知道,模拟和记忆过程不规模数字逻辑。

SE:先进的包装提供了比以往更多的选择。你有2.5 d / 3 d,扇出和SiP。然后,有chiplets。包装客户如何决定哪些技术是最好的?

张:所有这些技术都有自己的独特的甜点为不同的应用程序。我们与我们的客户紧密合作,了解他们的应用程序的需求,然后选择合适的技术来满足他们的需求。在扇出例如,包大小,I / O密度,和死亡的数量都需要考虑满足机械和I / O密度的要求。为2.5 d相同的问题得到解决,所以,包的成本将是合理的。

SE:所以,没有一个IC卡包可以满足所有需求。的选择取决于应用程序,对吗?

张:完全正确。你需要与设计团队(电路和包装设计组)定义最实用有效的包装技术来支持他们的需求。例如,扇出适合特定的应用程序。2.5 d甜点也有一个应用程序的需求。

SE:没有一种细分这些包装技术?

张:如果你看路标,你可以分成倒装芯片,扇出和2.5 d密度和包的大小。密度是指I / o的数量。现在,2.5 d可以处理最I / o。主要是为HBM(高带宽内存)和asic。2.5 d可以处理I / o和权力理由超过几十万以上的疙瘩。扇出,这是一个中型密度和包的大小。然后,BGA,你谈论的是几百到一千I / o以及权力和理由。

SE:扇出势头越来越大。在扇出,死是打包在一个晶片。它提供了更多的I / o和不需要一个插入器,使它更便宜比2.5 d。扇出标题在哪里?

张:扇出提供了一个很好的选择支持减少模具尺寸和增加I / O密度要求。ASE的中心包装技术证明wafer-level扇出支持异构集成multi-die, ASIC和内存集成,降低包装成本的潜力。我们还将看到更多panel-level扇出未来几年的发展。

图1:不同的扇出方法:传统eWLB扇出和ASE的m系的扇出。

SE:创建buzz-particularly Chiplets也可以有一个菜单的模块化芯片,或者Chiplets,可以与die-to-die互连方案,然后打包在一起。发生了什么吗?

张:背后的想法chiplets是降低成本,提高产量和性能。芯片可以使用的库,如高速接口、内存、加速器和ASIC的功能块。更重要的是,许多这些chiplets不需要最新的技术节点。它应该是减少设计周期和投入市场的时间。我们的工作是开发一个包平台来满足所有的互连的要求。

SE: chiplets的挑战是什么?

张:在同一个包平台上有如此多的芯片,与热有关的问题,翘曲,CTE热膨胀系数不匹配,和互连密度的主要挑战。

SE: Chiplets,扇出和其他包装技术使所谓的异构集成。而不是包装更多的晶体管在同一死在每个节点上,按照摩尔定律的定义,另一种方式的好处扩展是通过将多个和先进的芯片在一个先进的包。需要付出什么样的心力吗?

张:异构集成解决由来已久的问题结合与不同的流程节点芯片和技术。die-to-die互连的距离是如此之近,它模仿SoC中的功能块互连的距离。异构集成,一大推的复杂性和互连密度。我们正在组装100000 microbumps 55µm音高。这是与传统的铜柱和焊接技巧。问题是我们能进一步降低撞球场,这样它可以产生强劲的制造环境。

SE:行业面临一些挑战将今天的铜柱和microbumps超过一定的音高。接下来是什么呢?

张:人们正在做很多新的互连技术,如copper-to-copper键。他们更在实验室开发阶段。

SE:铜nano-paste未来互联的技术怎么样?

张:学术界和制造业的房子需要共同努力,把这些想法从实验室到生产。

SE:如果这个行业继续使用今天的互连技术,如铜柱和microbumps,这是什么意思在先进的芯片集成电路包装设计?

张:当我们缩小过程节点,您可以实现更多的功能在一个非常小的芯片面积。但I / O的需求将会增加,以功能。硅是非常昂贵的,所以你不希望你的I / O要求指挥你的模具尺寸。换句话说,你不想让你的模具尺寸大,以适应I / o的数量。所以你想减少I / O。你怎么路线出来?这就是为什么扇出密度(bump,线/间距)将在设计中发挥重要作用。

SE: 7纳米设计的意义是什么?

张:你需要更多的I / o。你能够将更多的功能模块集成到死。所以你需要更多的I / o路径的功能。但I / O成为主要障碍。这是阻碍你可以挤进死多少功能。

SE:我们如何解决这个问题呢?

张:你需要焊接互联和更好的互联。的microbumps HBM连接55µm。这是一个25µm铜柱撞或microbump然后30µm间距。但为了把更多的I / o在同一地区,你需要缩小。每个microbump支持电力和地面然后I / Os。

SE:当集成电路产业迁移到5和3 nm设计?

张:我预计5和3 nm的成本将会增加。能够连接更多的I / o和路线将继续是一个挑战。我怀疑死的超低k介电材料互联将继续发展。我们如何处理这些晶片将OSATs的另一个挑战。

SE:芯片扩展,而是有其他的选择。chiplet概念是一种方法。不是这种方法只是另一个版本的2.5 d ?

张:这是一个进化的2.5 d。现在,我们正在讨论使用硅插入器装配多个芯片,以及wafer-level或panel-level扇出。

SE: chiplets,不要我们有相同的挑战为2.5 d,如known-good-die (KGD)和由谁负责这个过程吗?我们如何解决呢?

张:Known-good-die chiplets的变成了一个更重要的问题,因为涉及死亡的数量。拒绝一个chiplet包的成本将会非常高。因此,设计社区,晶圆代工厂和OSATs需要共同努力,减少设计和process-induced缺陷,并建立一个方法如何测试和筛选过程和功能缺陷之前最终产品阶段。

SE:英特尔和台积电已经讨论了各自chiplet努力。OSATs适合chiplet和异构集成景观?

张:OSATs像ASE的首选集成商chiplets大多数客户的行业。OSATs一直支持从晶片晶圆代工厂世界各地。这是我们的业务提供服务组装不同的芯片不同的流程节点。这里没有IP或利益冲突。

SE: OSATs多年来提供这些服务,对吗?

张:是的,这是我们的商业模式。我们的挑战是与不同的客户和铸造厂工作,以确保我们可以从不同的流程节点,与硅和满足热力和机械设计的要求。

相关文章
接下来是什么先进的包装
波新选项下发展比例的蒸汽。
重点从2.5 d转到扇出更低的成本
插入器成本继续限制采用低功耗和最快的选择,但这即将改变。
Chiplet动量构建,尽管权衡
Pre-characterized瓷砖可以推动摩尔定律,但并不像它看起来那么简单。
摩尔定律现在需要先进的包装
收缩功能是不够的了。现在最大的挑战是如何实现规模经济和减少复杂的集成问题。