仍在等待III-V芯片

多年来，芯片制造商一直在寻找一种替代材料，以取代7纳米及以上先进CMOS器件通道中的传统硅。这也有一个很好的理由:在7纳米工艺下，硅很可能会在通道中耗尽蒸汽。

直到最近，芯片制造商还在指望III-V材料来制造通道，至少在fet方面是这样。与硅相比，III-V材料提供了更好的移动性，可以在低电压下实现更快的器件。

但在一系列挑战中，芯片制造商最近推出了7纳米工艺的III-V材料。现在III-V的目标是5nm，但许多人都在问一个明显的问题——III-V会出现在先进的CMOS中吗?

“这是一个合理的问题，”Dave Hemker说，高级副总裁兼首席技术官林的研究．“我认为现在没有人能给你一个明确的答案。很多人都在研究。这是我不会做的事情之一，除非我真的必须这么做。到目前为止，在7nm的时间范围内，看起来你并不一定要这样做。话虽如此，它可能会在那之后出现，因为你可能需要它。”

事实上，III-V的情况喜忧参半。在7纳米的finfet上集成III-V可能为时已晚。但III-V可能会在下一代7纳米及以上的晶体管类型中找到一席之地，如果行业朝着这个方向发展的话。“它能用于mosfet吗?”我们还在研究中。会是TFET的通道材料吗?这些都是可能为III-V带来希望的东西，”英特尔晶体管技术组高级总监亚当·布兰德说应用材料．

无论如何，III-V仍在5纳米或更早的阶段，但该行业将需要大量新技术进入竞技场。III-V广泛应用于射频和光电子学，尽管其中许多工艺与CMOS不兼容。与以前一样，III-V型半导体将需要新的触点材料、更好的栅极堆栈和原始接口。

它还需要新的工具技术，特别是支持300mm晶圆的更快的外延系统。IQE的美国研发项目副总裁Amy Liu表示，" III-V的现有(外延)产量不足以削减产量。" IQE是III-V和其他应用的外延晶片供应商。

不匹配?
如今，芯片制造商正在加强对通道的关注，通道是连接设备中的源极和漏极的导电区域。通道的巨大变化发生在90nm，当时芯片制造商为PFET引入了应变工程。现在，芯片制造商正在为fet实施应变技术。

但今天的应变技术面临压力。芯片制造商可能会在10纳米或7纳米的通道上更换材料。

曾有一段时间，7nm的主要候选材料是用于fet的锗(Ge)和用于fet的III-V材料铟-砷化镓(InGaAs)。该行业正在尝试其他III-V化合物用于fet和fet。锗的电子迁移率为3900平方厘米/ vs，而硅的电子迁移率为1500平方厘米/ vs。InGaAs的电子迁移率为40000 cm-square / vs。

Ge和III-V速度很快，但很难实现。硅和锗之间的晶格失配率为4%，硅和InGaAs之间的晶格失配率为8%。这些不匹配会导致材料中的错位和缺陷。

为了解决晶格失配问题，该器件需要硅和III-V材料之间的缓冲层和应变松弛层。硅和锗也是如此。“III-V级材料是困难的，”Mark Bohr说，高级研究员和工艺架构与集成主管英特尔．“改变通道材料会大大增加复杂性。你必须考虑如何在硅上得到这种新材料。而且你还得考虑晶体管的广泛应用范围，从高性能到极低泄漏。在非常低的泄漏时，你会受到带对带隧道的限制。对于一些III-V级材料，亚阈值泄漏可能会更严重。”

还有其他问题。射频和光电子供应商在他们的晶圆厂都配备了处理III-V的设备，但III-V给CMOS晶圆厂带来了一些挑战。“III-V中的砷含量很高。任何砷的扩散都可能是一个安全隐患，它可能会交叉污染你的其他晶圆，”Srinivas Banna说，在先进技术建筑的研究员GlobalFoundries．

因此，由于这些挑战，芯片制造商可能会采取更简单的方法来处理7nm通道。他们可能会用硅做fet，用硅锗做fet。

移动的目标
然而，III-V并不是完全不存在。麻省理工学院(MIT)电气工程与计算机科学系教授Jesús del Alamo说:“在过去的一两年里，我发现设备制造商对III-V工艺表现出了浓厚的兴趣，特别是对InGaAs。”“所以在我看来，这表明他们正在从设备制造商那里收到信号，他们应该准备好触点、隔离、栅极堆栈、钝化等工艺。”

不过，III-V的插入点仍然是一个移动的目标。“技术更难，解决问题需要更长的时间。所以目前的想法是III-V可能会在7纳米或5纳米进入路线图，”del Alamo说。“这意味着它必须是一个非常先进的3D设计，如finFET。但到那时，甚至可能需要纳米线来制造晶体管。”

目前的观点是finFET可以扩展到7纳米。但是III-V材料可能还没有准备好，或者在7nm工艺上太难实现。

然而，在5nm时，finfet可能会碰壁，这促使人们需要下一代晶体管类型。领先的下一代晶体管候选者是栅极全能fet，纳米线fet，量子阱finfet, SOI finfet和隧道fet。

总而言之，将III-V引入下一代5纳米晶体管类型的通道可能更有意义。但将III-V引入CMOS世界并非易事。del Alamo说:“iii - v已经在光学设备中使用了很长时间，比如激光和光电二极管，以及电子设备。”“问题是，这些技术并不适合类硅制造环境。对于III-V，我们需要新的接触技术，蚀刻技术等。”

假设III-V被引入，芯片制造商必须首先处理晶格错配问题。为了说明其复杂性，麻省理工学院最近描述了一种自对准量子阱MOSFET，它利用InGaAs进行fet。通道由InAs组成，它被夹在两个InGaAs层之间。它还由3nm InP阻挡层和InAlAs缓冲层组成。

一般来说，III-V层是使用两种形式的外延——分子束外延(MBE)和金属有机气相外延(MOVPE)在表面上生长的。在MBE中，材料的生长发生在高真空环境中。MBE是一种缓慢的、视线内的技术。MOVPE，有时称为金属有机化学气相沉积(金属)，是反应物流过衬底的过程。

在Ge通道材料应用中，epi工具的吞吐量约为每小时10至15片晶圆。对于III-V, epi的吞吐量大约是这些数字的一半，这对于半导体生产来说太慢了。

除了吞吐量问题外，MOCVD主要用于150mm或更小尺寸的晶圆。但要在CMOS中实现III-V，芯片制造商需要改进类似mocvd的工具，这将使300mm晶圆的吞吐量更快。“这将是某种混合工具，”IQE的Liu表示。

然后，下一步是找到在设备上集成III-V的正确方法。三个竞争者势均力敌外延、选择性外延和晶圆键合。一个版本的选择性epi被称为替代鳍。

应用材料公司蚀刻先进技术部门副总裁布拉德利·霍华德说:“一个阵营说，你先把材料放在地板上，然后用干蚀刻法蚀刻III-V。“我看到人们对替换鳍片的兴趣越来越大。就像我们一直在做的那样，你可以用硅来制造鳍片。然后，把氧化物放在鳍的周围，这样就有了一个氧化物模子围绕着鳍的侧壁，然后把鳍往下凹，留下氧化物模子。然后，你回来，把III-V放在硅鳍原来所在的沟槽里。”

在晶圆键合方法中，芯片制造商将III-V型材料置于供体晶圆上。该晶圆翻转，III-V供体晶圆连接到主晶圆上。然后，在外延剥离步骤中移除供体晶片。

Epi是困难的，但蚀刻也是一个挑战。在某些情况下，传统的湿蚀刻在III-V中可能无法工作。这可能需要新的干式蚀刻技术。“在湿蚀刻中，你只需要处理湿化学物质。而且材料表面的晶体切面有点限制。”霍华德说道。“在干蚀刻中，你不受晶体切面或类似东西的限制来获得方向性。”

无论如何，蚀刻行业正在取得进展。“如果你有InGaAs，三个原子需要以合适的浓度出来。你必须适当地控制蚀刻速率，这样一个原子就不会更快地出来。例如，如果表面富含铟，那么就会有一个短路的金属层。这是我们能控制的。所以这不是问题，”Lam Research的研究员雷扎·阿哈瓦尼(Reza Arghavani)说。

另一个挑战是找到合适的接触材料。触点用于连接设备的各个部分，如源极和漏极。CMOS器件使用硅基触点，这在III-V中行不通。

因此，对于III-V型mosfet，业界正在评估几种接触材料——钼、镍和其他材料。“我们使用钼作为接触材料。它是硅兼容的，这非常有吸引力，”麻省理工学院的del Alamo说。“很多人都在关注镍。然而，当你观察电学结果时，镍并不存在。”

此外，III-V芯片还需要其他技术。设计氧化物/半导体界面的关键使能技术是原子层沉积(ALD)。CMP和模式也很关键。

总而言之，CMOS中的III-V的好处太好了，不能错过，但它会发生吗?“要做到这一点，经济问题必须得到解决，”del Alamo说。“这是挑战之一。”