真正的3 d更加困难,比2.5 d

通过布莱恩•贝利- - - 3月23日,2023 -评论:0

创造真正的3 d设计被证明是比2.5 d更为复杂和困难,需要重大的创新技术和工具。虽然已经有很多讨论3 d设计,有多种解释3 d意味着什么。然而,这不仅仅是语义,因为每个包装选项需要不同的设计方法和技术。和一个…»阅读更多

快,专注早期电路验证可以帮你签收更快

通过Kesmat萨因2月23日,2023 -评论:0

设计师都知道,日益复杂的集成电路(ic),会议tapeout时间表已变得越来越困难。虽然失踪tapeouts经常有很多原因,一个关键组件是运行所需的大量的时间布局验证周期签收,导致整体验收流程持续时间。这计划……»阅读更多

达到戏剧性的生产力和周转时间改善早期设计电气规则检查

通过西门子EDA2023年2月- 22(-评论:0

早期的布局与示意图(lv)和电路验证通常返回大量的连接错误,这可能是一个关键瓶颈lv和物理验证流都需要正确连接有效的结果。Calibre nmLVS侦察目标必不可少的工具和有关早期电路验证痛点,比如电气规则检查(ERC)…»阅读更多

更快、更聪明的lv的SoC的时代

通过Synopsys对此- 10月26日,2022 -评论:0

发展现代SoC (SoC)设备是一个漫长而令人难以置信的复杂的过程。设计团队依靠大量的工具、技术和方法来完成工作。鉴于硅技术不断进步和设计架构,这些工具是在不断进化。Logic-versus-schematic (lv)检查这些工具之一。这是一个伯爵……»阅读更多

会议对lv今天的挑战

通过Manoz Palaparthi10月- 13,2022 -评论:0

在半导体发展至少有一件事是肯定的:更大、更复杂的设计施加很多压力电子设计自动化(EDA)工具和方法。今天是昨天的芯片的IP块,和整个机架的电子被挤在SoC (SoC)设备。EDA工具必须发展不断为了跟上规模和复杂性而meeti……»阅读更多

更快和更聪明的lv SoC的时代

通过Synopsys对此- 9月21日,2022 -评论:0

改善设计协作在远程工作的时代

通过Amit Varde9月- 13,2022 -评论:0

团队的模拟和混合信号(AMS)设计和布局工程师花费无数小时提取每一盎司的性能的设计。他们不断地每天进行增量更改设计直到最后,尽可能接近带出来。每个变更的设计需要相应更改电路布局。随着技术的进步,会计的帕拉斯…»阅读更多

挑战与叠加记忆逻辑

通过埃德·斯珀林12月- 22,2021 -评论:1

专家表:半导体工程坐下来讨论的变化设计所需的工具和方法3 d-ics Sooyong金正日,Ansys和产品专家3 d-ic主任;肯尼斯·拉森,Synopsys对此产品营销总监;西门子先进的包装解决方案主管托尼•Mastroianni EDA;产品管理组主管和Vinay Patwardhan节奏……»阅读更多

优化物理验证拥有成本

通过Manoz Palaparthi——7月29日,2021 -评论:0

作为半导体设计继续增长的规模和复杂性,他们把设计过程的每个阶段施加越来越大的压力。物理验证,通常tape-out关键路径,尤其受到影响。设计规则检查(DRC)、布局和示意图(lv)和其他物理验证运行需要更长的时间随着芯片尺寸的增加。此外,更精细的几何图形引入新的c…»阅读更多

创新战略是提高早期设计电路验证

通过Raghav Katoch——9月24日,2020 -评论:0

布局和示意图(lv)电路验证是一个重要的阶段集成电路(IC)设计验证周期。然而,鉴于今天的大型设计尺寸,无数的层次结构,和复杂的铸造甲板,会议计划tapeout最快的周转时间的期限(乙)是很困难的。为了最小化答,现在大多数设计团队使用并行设计流,wh……»阅读更多

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