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标签:硬件描述语言(VHDL)

硬件FPGA实现随机Gumber生成器
通过技术论文链接9月- 13,2022 -评论:0

一个新的研究论文发表的题为“FPGA随机数生成器”约翰霍普金斯大学的研究员。根据论文的文摘:“这篇论文提供了一个概念验证创建verilog-based硬件设计,利用随机测量和加扰算法生成32位随机同步和一个时钟周期内field-programmable-gate-arr……»阅读更多

要付出代价的
通过布莱恩•贝利——5月27日,2021 -评论:1

古老的智慧说你应该小心你要求什么,因为你可能会得到它。这肯定是真的在EDA多次在我的职业生涯,我确信这是今天仍然发生。有时候不是什么是想要的结果,或者价格高于预期。作为一个例子,考虑硬件描述语言(VHDL),是为了正确的语言Verilog的问题。probl之一……»阅读更多

语义的麻烦
通过布莱恩•贝利1月30日,2020 -评论:2

语义是重要的。他们告诉我们的东西意味着什么。没有你有一大堆语法的语义。更好的语义定义,不太可能是mis-interpreted是因为他们可以更严格的分析。的语义定义的英语不是很好,这就是为什么它是不可能写出一个规范,每个人都同意那…»阅读更多

使便宜的设计
通过布莱恩•贝利9月- 13,2018 -评论:1

虽然EDA行业倾向于关注前沿的设计,在设计成本是总成本的一小部分产品,电子行业有很长的尾巴。沿着尾,成为更重要的设计成本总成本的百分之一。许多设计是传统上使用标准部件,如微控制器,但作为额外的……»阅读更多

敏捷的标准
通过布莱恩•贝利- 08年8月,2018 -评论:0

董事长戴半导体工程坐下来和陆Accellera和资深的工程总监高通,讨论什么变化在标准开发。以下是摘录的谈话。SE: Accellera大今年上半年。戴:是的,我们只进行到一半,但我们得到了便携式刺激标准(PSS), SystemC CCI……»阅读更多

分区轻松
通过亨利•陈- 12月21日,2017 -评论:0

现代ASIC和SoC设计增加了复杂性,最大的能力现在需要多个fpga原型的整个功能设计。随着设计规模的增加,越来越多的fpga是必需的。的能力和销限制fpga为如何创建约束ASIC / SoC设计可以映射到fpga。Aldec HES-DVM的原型模式accou……»阅读更多

液体IP可能导致更好的芯片吗?
通过布莱恩•贝利12月- 13,2017 -评论:0

半导体工程坐下来讨论的益处可能来自提供IP作为文摘块代替RTL实现与马克·约翰斯通电子设计自动化技术总监(getentity id = " 22499 " e_name = " NXP "]半导体;[getperson id = " 11489 " p_name =“画Wingard”],首席技术官在[getentity id = " 22605 " e_name =“超音速”);布赖恩•鲍耶主任……»阅读更多

改善硬件描述语言(VHDL)
通过吉姆•刘易斯- 7月27日,2017 -评论:0

在过去的几年中,我有幸椅子IEEE 1076硬件描述语言(VHDL)工作小组。今年3月,我们将修改的硬件描述语言(VHDL) LRM技术文档编辑完成投票。我们正在等待标准过程结束,我想我应该分享我最喜欢的新内容。让我从一个执行概要:硬件描述语言(VHDL) - 2017 +开源硬件描述语言(VHDL)……»阅读更多

时钟的问题
通过布莱恩•贝利4月- 13,2017 -评论:1

同步数字设计模式使我们设计电路以及控制,但这只是真实如果时钟本身控制。虽然保险设计技术确保了ASIC早期发育的情况,今天的设计承受不起这样的奢侈品。当我们争取更低的权力和更高的操作频率,时钟已成为一个关键的设计……»阅读更多

便携式的刺激是什么?
通过布莱恩•贝利- - - 3月23日,2017 -评论:0

当[getentity id = " 22028 " e_name = " Accellera "]首先形成[getentity id = " 22863 "评论=“便携式刺激工作小组”),给这个名字,我非常担心。我表达了我的不满,这个名字,而拟合与大多数人认为[getkc id = " 10 " kc_name =“验证”),并不能反映真实的自然标准的工作。简而言之,它是不…»阅读更多

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