比赛更先进的包装

动量是建筑铜混合成键,对下一代技术,铺平了道路2.5 d和3 d包。

厂、设备供应商、研发组织和其他正在开发铜混合成键,这是一个过程,堆栈和债券死在先进的包使用copper-to-copper互联。还在研发、混合包装结合提供更多的带宽较低的能力比现有的叠加和成键的方法。但混合键也更难实现。此外,现有的技术比预期可能会进一步扩展,推出混合成键的插入点。

铜混合键并不新鲜。从2016年开始,CMOS图像传感器供应商开始航运产品使用薄片混合键合技术。为此,供应商流程逻辑晶片。然后,供应商过程一个单独的晶片的像素。两个晶片粘合使用小模数copper-to-copper互联。单个芯片上丁晶片,形成CMOS图像传感器。

混合粘结几乎以相同的方式工作先进的包装,但是它更复杂。供应商正在研究一种不同的变化称为die-to-wafer键,你堆栈和债券死在一个插入器或其他死亡。“我们看到强劲的行业势头发展die-to-wafer混合成键,”Stephen Hiebert说道,说高级营销主任心理契约。“die-to-wafer混合粘结的主要益处是它支持异构集成的不同大小的芯片。”

这个版本需要先进的包装更上一层楼。在今天的先进包装的一个例子,供应商可以集成multi-die DRAM堆栈在一个包,并使用现有的互连连接模方案。混合粘结,DRAM模连接使用小模数copper-to-copper互联,使更多的带宽。这种方法还可用于高级逻辑记忆堆积和其他组合。

“它有潜在的许多不同的应用程序,“说今年高,Xperi杰出工程师,在最近的一次演讲。“示例应用程序包括3 d DRAM,异构集成和芯片崩溃。”

然而,这是一个挑战性的过程。Die-to-wafer混合键需要原始死,先进的设备和完美的集成方案。但如果供应商可以使它工作,技术先进的芯片设计可能是一个吸引人的选择。

传统上,推动设计、产业发展一个系统级芯片(SoC),你减少在每个节点并装到不同的功能单一的死亡。但是这种方法在每个节点变得更加复杂和昂贵的。虽然有些人将继续遵循这条道路,许多正在寻找替代品。得到扩展的好处的一个方法是组装复杂的芯片在传统的高级包。先进的包装使用混合粘结是另一个选择。

GlobalFoundries,英特尔、三星、台积电和联华电子都致力于铜混合键进行包装。Imec和Leti也是如此。此外,Xperi正在开发一种混合成键。Xperi许可技术。

图1:3 d集成混合成键。来源:Xperi

许多包装选项
有很多集成电路市场的包装类型。包装市场的一个方法是通过互连类型,包括wirebond、倒装芯片,wafer-level包装巨头()和在矽通过(tsv)。互联是用来连接一个死了,另一个包。tsv I / O数最高,其次是巨头倒装芯片和wirebond。混合粘结,互连的新人,密度高于tsv。

大约75%到80%的今天的包线结合的基础上,根据TechSearch。一个芯片引线接合器针使用细小的电线连接到另一个芯片或衬底。线焊接用于商品包装和记忆堆积而死。

倒装芯片、焊料的海洋大或小铜疙瘩和支柱,形成一个芯片上使用不同的流程步骤。然后翻转装置,安装在一个单独的死或董事会。撞落在铜垫,形成一个电气连接。死亡是保税使用系统称为晶圆接合器。

巨头同时,包死在晶片。扇出巨头是一个类型。”(Wafer-level包装)使我们能够让小二维连接分配硅模的输出到一个更大的区域,使I / O密度更高,更高的带宽和更高的性能对现代设备,”克里夫McCold表示研究科学家Veeco,在ECTC表示。

与此同时,tsv用于高端2.5 d / 3 d包。在2.5 d,堆积在一个死去插入器,它包含tsv。插入器充当芯片和董事会之间的桥梁,它提供了更多的I / o和带宽。

有不同版本的2.5 d和3 d包。高带宽内存(HBM)堆栈相互DRAM模,是一个3 d包类型。叠加逻辑逻辑或逻辑记忆,正在形成。“逻辑逻辑叠加仍不普遍。逻辑内存是向下的管道,“说Ramune Nagisetty,英特尔的流程和产品集成主管。

在包装中,最新的流行词是chiplets。Chiplets没有一种包装,本身。chiplets,芯片制造商可能有一个菜单的模块化死了,或者chiplets,在图书馆。客户可以混搭chiplets和连接它们使用die-to-die互连方案包。

Chiplets可能驻留在一个现有的包类型或一个新的体系结构。说:“这是一个体系结构方法沃尔特·Ng业务发展副总裁联华电子。“这是优化硅解决方案所需的任务。所有的这些性能考虑,是否它的速度,热或权力。它也有一个成本因素,取决于你的方法。”

今天最先进的2.5 d和3 d包,供应商使用现有的互连方案,晶片粘合。在这些包中,死亡堆积和连接使用铜microbumps和支柱。根据焊接材料、碰撞和支柱提供小,快速不同设备之间的电气连接。

最先进的microbumps /支柱与40μm 36μm音高的微小结构。指的是一个给定的空间。40μm音高涉及25个μm铜柱与15μm间距大小。

小模数需求,行业使用热压缩成键(TCB)。TCB接合器拿起一个死,将从另一个死疙瘩。它债券疙瘩使用武力和热。

然而,TCB是一个缓慢的过程。最重要的是,铜疙瘩/支柱正接近其物理极限。一些人认为极限是大约20μm音高。

有些人试图延长撞球场。Imec正在开发一种技术,允许使用今天的TCB 10μm撞球。7μm和5μm研发。

目前40μm撞球有足够的焊接材料,以弥补流动的变化。“当扩展到10μm音高和下面,不再是这样。在小模数microbumps,电产量和联合形成强烈依赖于精度好,偏差和倾斜的TCB工具和焊接的变形量,“在Imec贾比尔Derakhshandeh说,资深科学家,在最近的一篇论文中ECTC会议。

延长microbump Imec已经开发了一种金属垫片的过程。和之前一样,microbumps仍形成死。Imec的过程,模拟金属microbumps也形成的死。假疙瘩像小梁支撑结构。

“假金属垫片microbump引入3 d die-to-wafer叠加来减轻倾斜误差TCB工具和控制焊接变形,所以电阻和联合形成键合质量相同的不同位置的保税死了,“Derakhshandeh说。

混合键是什么?
在某种程度上,microbumps /支柱和TCB可能失去动力。那是铜混合结合适合的地方。预计要插入microbump技术撞到墙后,甚至在那之前。

Microbumps不会很快消失。technologies-microbumps和混合bonding-will在市场上有一席之地。这取决于应用程序。

不过,混合粘结升温。最支持的声音,台积电在技术系统集成芯片(SoIC)。使用混合粘结,台积电的SoIC技术使sub-10μm键球。据说SoIC 0.25 x隆起处沥青在现有方案。高密度版本允许超过10 x到通信速度高达近20000带宽密度,和20 x能源效率。

定于2021年生产,SoIC可以使小模数HBM和SRAM内存数据集,以及类3 d芯片架构。今天的hbm相比,“SoIC-integrated DRAM内存数据集可以提供更高的存储密度,带宽和功率效率,“中频Chen说台积电研究员,在最近的一篇论文。

台积电发展chip-to-wafer混合成键。晶圆键合本身并不新鲜,已被应用到微机电系统多年来和其他应用程序。有不同类型的晶圆键合。“微电子和微机电系统的制造和包装依赖两个基板或晶圆的键,“小刘说,高级研究化学家布鲁尔科学,在一个演讲。“在微机电系统(MEMS)制造流程,设备晶片将连着另一个晶片,以保护敏感的MEMS结构。直接键合技术融合成键和阳极键合或间接粘接技术(如金属共晶、热压键合和粘合剂是常用的方法为微电子行业服务。使用胶粘剂作为两个基板之间的中介允许灵活处理几个优势。”

铜混合键第一次出现在2016年,索尼的技术用于CMOS图像传感器。索尼从Ziptronix技术许可,现在Xperi的一部分。

对于这个应用程序,Xperi的技术被称为直接债券互连(DBI)。DBI是在传统的工厂进行,涉及一个薄片焊接过程。流,处理晶片的金属垫表面凹陷的部分。表面是平面型,然后激活。

一个单独的晶片经历类似的过程。晶片结合使用一个两步过程。dielectric-to-dielectric债券,紧随其后的是一个与金属连接。

“总的来说,薄片的方法是选择设备制造、晶片的前端工厂环境中保持在整个流程流,”Thomas Uhrmann说,电动汽车集团业务发展总监。”在这种情况下,晶片准备混合粘结界面设计有多个挑战规则,清洁,材料的选择,以及激活和对齐。任何粒子氧化表面引入了一个空白粒度大于100到1000倍。”

不过,这项技术是图像传感器的证明。现在,其他设备正在进行中。“进一步的设备计划,如堆放SRAM处理器死了,“Uhrmann说。

混合键进行包装
先进的芯片封装、业界正致力于die-to-wafer和die-to-die铜混合成键。这涉及到堆积死在晶片,死在一个插入器,或者死在死亡。

这是更加困难比薄片焊接。“die-to-wafer混合成键的基础设施来处理了粒子蛇,以及债券死亡的能力,成为一个重大的挑战,“Uhrmann说。“而死的界面设计和预处理水平可以复制和/或改编自晶圆级别,有多个挑战出现在死亡处理。通常,后端流程,如切割、死亡处理,和死亡交通电影框架上,必须适应前端清洁水平,允许高收益率结合模水平。

“薄片正在Uhrmann说。“当我看着工具开发的工程工作,看看(chip-to-wafer),这是一个非常复杂的集成任务。人们喜欢台积电正在推动这个行业。因此,我们将看到它。在生产中,安全港声明将会在2022年或2023年。潜在的,可能是有点早。”

混合粘结包装在其他方面是不同的。传统上,集成电路包装是由一个OSAT或包装。铜混合键,这个过程是在洁净室进行晶圆工厂,不是一个OSAT。

与传统包装,处理μm-sized缺陷,混合键对微小的纳米缺陷十分敏感。一个fab-class洁净室需要防止微小缺陷破坏过程。

缺陷控制是至关重要的。“先进的包装工艺越来越复杂,涉及的功能随着越来越小,需要有效的过程控制持续增长。失败的代价是高给这些进程使用昂贵的好死,”蒂姆Skunes研发的副总裁说CyberOptics。“组件之间的,有疙瘩垂直的电气连接。控制凹凸高度和共面确保可靠的堆叠组件之间的连接是至关重要的。”

事实上,好死(KGD)是至关重要的。KGD散装的组成部分或裸死满足给定的规范。没有KGD,包可能遭受低收益率或将失败。

KGD重要的包装。“我们收到裸死,我们把它们放进包提供的产品功能。人们要求我们提供非常高的收益,”音)曹说,工程和技术营销主管日月光半导体在最近的一次事件。“关于已知的好死,我们想要它完全具有良好的功能进行测试。我们希望它是100%。”

尽管如此,die-to-wafer混合键流类似于薄片的过程。最大的区别是芯片和丁堆放在插入器或其他模具使用高速倒装芯片粘合机。

图2。Xperi die-to-wafer混合成键的流。来源:Xperi

整个过程开始于工厂,芯片是晶圆片上处理使用各种设备。的那部分工厂叫做front-end-of-the-line (FEOL)。在混合成键,两个或两个以上的晶圆加工在流。

然后,晶片运往另一个工厂的一部分被称为backend-of-the-line (BEOL)。使用不同的设备,晶片进行单个BEOL波纹的过程。

单一波纹的过程是一项成熟的技术。基本上,一个氧化物材料沉积在晶片。微小的通过图案蚀刻在氧化物材料。通过充满了铜沉积过程。

反过来,这铜互联形式或垫表面的晶圆。铜垫相对比较大,测量μm规模。这个过程有点类似今天的先进的芯片生产晶圆厂。对于高级芯片,最大的不同是,在纳米尺度上测量铜互联。

这只是这个过程的开始。这里Xperi新die-to-wafer铜混合焊接过程开始。别人用相同或不同的流。

Xperi die-to-wafer过程的第一步是波兰晶片的表面用化学机械抛光(CMP)。CMP系统中进行,抛光表面用化学和机械部队。

在这个过程中,铜垫略有嵌在晶片的表面。我们的目标是获得一个肤浅的和统一的休会期,使良好的收益率。

CMP是一个艰难的过程。如果表面修饰,铜垫凹槽变得太大。一些垫可能不会在焊接过程中加入。如果under-polished、铜渣可以创建电气短裤。

有一个解决方案。Xperi已经开发了200毫米和300毫米CMP功能。“CMP技术大幅进步在过去十年与设备的创新设计、泥浆选项和过程监控,使可重复的和健壮的过程精确控制,”劳拉说莫卡利米,负责工程的副总裁Xperi。

然后,晶片进行计量一步,衡量和表面形貌特征。原子力显微镜(AFM)和其他工具用来描述表面。AFM使用一个小调查,使测量结构。此外,晶片检查系统也使用。

这是一个至关重要的过程的一部分。“混合粘结,波纹板后的晶片表面形成的档案必须测量事实上确保铜垫满足要求休会或突出需求,“心理契约的Hiebert说道说道。“铜混合粘结的主要过程的挑战包括表面缺陷控制以防止空洞,纳米级表面轮廓控制支持健壮的混合债券垫接触,和控制铜垫在顶部和底部对齐的死亡。作为混合债券球变小,例如,不到2μm薄片或少于10μm die-to-wafer流流动,这些表面缺陷,表面轮廓,和债券垫对齐挑战变得更加重要。”

这可能还不够。在这个流,有些人可能会考虑一个探测器的一步。“探索直接对铜垫或铜疙瘩传统意义上被认为是不可能的,”艾米梁说,高级副总裁形状因子。“主要的问题是如何使稳定之间的电接触调查技巧和疙瘩。”

为此,形状因子已经开发了一种MEMS-based探头尖端设计,称为滑冰。加上较低的接触力,尖轻轻突破氧化层使电接触与碰撞。

更多的步骤
计量步骤后,晶片进行清洗和一个磨练的过程。退火步骤在批处理与一堆晶片上死去。

然后,晶圆的芯片是丁使用刀或激光隐形切割系统。反过来,这为包装创建个人死亡。模具分离过程是具有挑战性的。它可以生成粒子、污染物和边缘缺陷。

”die-to-wafer混合粘结,切片和死亡处理添加额外的来源粒子生成,必须管理,“心理契约的Hiebert说道说道。“等离子切割是在探索die-to-wafer混合粘结方案由于其粒子污染水平要低得多。”

键步骤将是下一个。在操作中,倒装芯片焊器直接从切割框架会选择死亡。然后,系统将死到主机晶片或另一个死亡。这两个结构立即保税在房间温度。铜混合粘结,芯片或晶片结合使用dielectric-to-dielectric债券,其次是与金属连接。

这个过程提出了一些挑战,即粘合的对准精度。在一些情况下,定位精度的几个微米。业界希望sub-μm功能。

“虽然对齐模具以及吞吐量是一个工程挑战,倒装芯片粘合已经犯了一个巨大的进步。仍然存在的挑战,处理模具的清洁水平在整个人口,”电动汽车集团Uhrmann说。“薄片焊接移动需求小于100纳米的叠加,因此资格高级节点。die-to-wafer,通常有一个准确和吞吐量之间的依赖,在由较低的人口交易准确性更高的吞吐量。作为后端流程的优化工具已经如焊料和热压键合,1µm规范是足够好了很长一段时间。混合die-to-wafer键改变设备的设计,引发的精度和设备的清洁。即将到来的工具有一个规范的代远低于500纳米精度。”

这个行业是准备粘合。ECTC,半导体(Besi)提出了第一个结果的一个新的混合chip-to-wafer接合器原型,与最终规范的目标200海里@ 3σ,洁净室环境与ISO 2000的大学为300 mm晶圆基板。

“机器组成组件圆片表(在工作区域),衬底晶片表,和两个镜像拾起并定位系统(包括鳍、相机、和移动键头)工作同时对双晶片衬底和组件吞吐量,“Birgit Brandstatter说资金Besi研发经理,。

机器有一个输入阶段,杂志的基质(主机)和组件晶片插入。这些影响到机器的工作区域。主机晶片被运送到“衬底表。”组件晶片被运送到“晶圆片表”下面“衬底表。“死于组件晶片被放置在衬底晶片。

“拾起并定位周期始于组件在组件识别与晶片晶片相机。选择一个单独的芯片,与喷射器喷射针,拿起的鳍状肢(左或右),翻转,和转移到挑选工具(相应的),”Brandstatter说。“接下来,债券的头移动的死看起来(组件)相机决定死在拾起并定位工具的确切位置。以后,债券头移动到衬底的位置,和底物(向下)相机检测准确的衬底键位置。Sub-micrometer对齐与滑动模式执行驱动器和原位校准精度运动期间用于进一步优化模具的位置。最后,债券的头将死在焊接位置与所选债券力和债券延迟。并行执行周期为左、右和重复,直到完全填充基质。”

机器自动改变衬底和组件生产流程所需的晶片,据该公司。实现高精度,新的校准和光学硬件快速、健壮、和高度精确对齐推出,据该公司。

不过,战斗还没有结束。对齐错误可能表面。可能出现的缺陷。与所有设备和包一样,混合保税2.5 d和3 d包可能会接受更多的测试和检验步骤。即便如此,一个坏的死可能杀死包。

结论
显然,混合键是一种使能技术。它可以生成一个新类的产品。

但是客户需要权衡选择,深入挖掘细节。这并不像听起来那么容易。