设计师需要了解的GAA内容

虽然只有12年的历史，但finfet已经走到了尽头。他们正在被……所取代gate-all-around(棉酚)从3nm b[1]开始，预计将对芯片的设计产生重大影响。

GAAs目前主要有两种形式——纳米片和纳米线。人们对纳米片以及纳米片和纳米线的区别有很多困惑。业界对这些设备仍然知之甚少，也不知道其中一些问题的长期影响有多大。与任何新设备一样，第一代是一种学习工具，随着时间的推移会不断改进。

我们为什么要做这样的改变?“如果finFET的间距可以继续扩大，人们就会继续使用finFET，”imec研发副总裁朱利安·赖克特(Julien Ryckaert)说。“问题是finFET不能简单地扩展，因为你需要在两个鳍片之间插入栅极，工作功能堆栈。由于这些装置的构造性质，你不得不将两个鳍分开15到20纳米。所以你有这个悬崖。由于这种量化，如果你把标准电池缩小1纳米，你就会减少1纳米的有效面积，这就会导致整个鳍消失。那一刻，人们说，‘我们需要找到一个解决方案。’”

图1:平面晶体管与finfet与栅极全能

栅极全能(GAA)类似于finFET。“finfet将平面晶体管转向其侧面(见图1)，因此翅片高度成为等效平面晶体管的宽度，”Atomera的首席技术官Robert Mears说。由于加工限制固定了翅片高度，晶体管宽度只能通过使用额外的翅片来离散地变化。GAA回到了平面几何，但现在是垂直堆叠的平面纳米片。因此，原则上，宽度可以连续变化。”

这种情况不太可能发生。imec的Ryckaert说:“由于它是一个平面结构，所以在调整有效宽度方面将有更大的灵活性，理论上你可以连续地改变薄片的宽度。”“然而，晶圆代工厂很有可能会限制设计师随意设计纳米片宽度的能力，并强制实施限制。”

这很可能是因为创建模型的时间和难度。Atomera的Mears说:“每个设备尺寸都必须单独表征、鉴定和建模，这增加了开发PDK的成本。”“在库级别，我们可以期望使用宽度作为额外变量来优化功耗性能权衡，从而更好地优化逻辑和SRAM。”

可变性驱动GAA
但转向GAA的最大问题是可变性，这是影响产量和性能的关键因素。

“假设你有技术A(见图2)，其中你有晶体管强度的特定分布，通过晶体管的驱动电流来测量，”TCAD产品组的成员Victor Moroz说Synopsys对此。“有一些名义上的行为和一些分布。芯片上的十亿个晶体管不可能是一样的。有些有点偏离。通常是高斯分布。对于电路设计者来说，重要的不是标称性能，而是过程角，这就像是标称负3 σ。假设您有另一种技术B，它具有更好的标称性能，但具有更大的可变性。如果它相当宽，可能是设计师被迫设计到这个过程的角落，然后有更好的名义性能是无用的。GAA技术是一种控制甚至减少可变性的方法。”

图2:可变性的影响。来源:Synopsys对此

finfet越小，可变性越大。Ryckaert说:“当一个鳍状场效应管变成一个鳍时，可变性就会变得非常成问题。”“有好的迹象表明，在纳米片中可能更好地控制导致变异的机制。finFET的一个大问题是翅片轮廓，它可以在翅片底部引起相当大的变化。对于纳米片，因为你是从一个预定义的外延生长的超晶格开始的，这些堆叠是由原子控制的。纳米片的厚度被控制在原子上，所以你的纳米片厚度，这是一个非常重要的变化来源，将有更好的控制。”

纳米片和纳米线
这些术语几乎可以互换使用，但它们不是一回事。“纳米线是一种完全控制通道的想法，通过将栅极包裹在圆形硅通道上，”Ryckaert说。“这样才能获得最佳的静电性能和最佳的通道控制。”

但这是一种权衡。米尔斯说:“虽然纳米线确实改善了短通道控制，但由于其较小的几何形状，通常为5nm × 5nm，因此降低了驱动电流。”“纳米片结构介于finFET和纳米线之间。薄片的高度也在5nm左右，但宽度要大得多，可以连续变化。栅极静电控制比finFET好，但比纳米线差，因为虽然纳米片的栅极确实围绕着所有四个边(因此称为“栅极全能”)，但其较大的宽度导致边缘栅极控制较少。另一方面，纳米片的驱动电流比两者都有很大的提高。目前的GAA结构应该被描述为纳米片而不是纳米线。”

sram推动妥协。“纳米片的厚度大约是5纳米，宽度大约是20或30纳米，”Synopsys的Moroz说。“这是典型的逻辑。但对于SRAM来说，没有空间拥有宽通道，所以对于SRAM来说，通道宽度将是10纳米或更小，这几乎是纳米线。”

现在你得面对后果了。Ryckaert说:“纳米线对静电更有利，但是这个圆的周长太小了。”“你需要建造整个门，以及围绕它的这个大源漏，这将引入与平板一样多的寄生虫，但驱动器非常差。在很小的电流下会有很多寄生。由于几何形状的原因，纳米片对于SRAM来说是一个非常糟糕的主意。鳍的足迹是5纳米。纳米片迫使宽度为15纳米或20纳米，所以这只是你消耗的空间，这意味着你的SRAM不能随着纳米片扩展。”

SRAM的可变性也会引起问题。“对于逻辑来说，电路有一定的深度，”莫罗兹说。“想象一下，沿着这条路径的晶体管是随机变化的，但因为你可能有15级，所以会有一些自我平均的过程。对于SRAM，你所拥有的只是两个相邻的逆变器。总共有两个NMOS和两个PMOS晶体管，如果它们不匹配，就会出现问题。”

还有其他问题。“掺杂物的可变性会导致阈值电压的显著变化，”米尔斯补充道。“随机掺杂波动(RDF)可变性会导致器件之间的显着差异，即使是匹配的器件，也会导致SRAM性能和良率降低，并为逻辑器件的时序模型增加额外的最坏情况保护带。”

有几张床单?
GAA制造的另一个变量是纳米片的数量。“PPAC(功率、性能、面积/成本)的限制将推动更多的层，特别是随着纳米片的不断扩大，”米尔斯说。“例如，假设所有其他因素保持不变，从3纳米片层到4纳米片层的性能提高了近33%，而芯片尺寸应该保持不变，晶圆加工成本只会小幅增长。GAA经济依赖于堆叠多个GAA片，以获得有效密度，因此增加层数的压力肯定是存在的。”

但这不是完全可变的。Ryckaert说:“很难相信它会被限制在两个以内，超过五个也会非常困难。”“这可以归结为简单的数学。仅仅通过计算电容和通道宽度就能给出90%的答案。您还需要计算在源极漏极和栅极之间需要围绕某个硅区域封装多少表面。它的周长计算最大的驱动器和最小的电容。最大化驱动器和最小化电容只是表面与周长比。如果你比较一个三鳍finFET器件，没有纳米片结构可以打败它。但由于鳍状场效应管的量子化特性，电池高度的一纳米损失意味着一个鳍状管消失了。纳米片为您提供了逻辑缩放所需的纳米级缩放。 Then the nanosheet will start shining compared to the finFET. That happens around three to four sheets. Five sheets would not work simply because of the resistance of the source-drain, and the resistance of the structure. You realize that the fifth sheet is just enough to drive the parasitics that you added to make the structure taller. You’re just consuming current in your own structure.”

在芯片内改变这一点也没有什么意义。“在同一芯片上改变层数并不容易，”莫罗兹说。“一旦你确定了一个特定的数字，这可能会适用于整个芯片。对于高性能计算，最好使用四层。对于移动设备，你最好拥有3个。”

性能
对于每个节点，都希望降低电压和功率。米尔斯说:“总是有压力来减少电压供应，从而减少功率，但Vt是有限的。”“它不能再降低太多，因为它是由Ioff规范和有限亚阈值斜率(SS)设定的，由于热力学(kT/q)，它不能低于每十年60mV。目前正在研究能够进一步降低SS的新型电路元件，例如铁电栅介质的“负电容”，但这些元件不会很快进入批量生产阶段。Vdd的另一个约束是SRAM Vmin，它为给定的错误率设置可能的最低电源电压。由于嵌入式sram通常是电压降低时最先出现故障的模块，因此Vmin通常设置最小供电电压。”

在动力方面会有一些改进。莫罗兹说:“在过去十年中，每一项后续技术都在向前发展，在相同的性能下，开关功耗将降低20%左右。”“漏电受到可变性的影响，因为对于漏电来说，更重要的是晶体管漏电的快速角落。因此，更紧密的可变性有助于实现这一点。”

但权力也有不为人知的方面。“热源之一是自热或焦耳热，”马克·斯温宁(Marc Swinnen)说有限元分析软件。“使用GAA，在这些栅极中有多个纳米片，它们被绝缘体包围，而绝缘体不是良导体。设备自热会有所不同，但我们还没有足够的信息来知道它会有多大的影响。我们最终会从铸造厂得到这些数字。局部热源会引起热峰值，从而影响对温度呈指数级敏感的电迁移。如果局部有几个晶体管变得更热，那么与芯片平均水平相比，周围金属中的电迁移曲线将会不同。你不能只使用平均值。”

接下来会发生什么?
很明显，随着设备的萎缩，变化将成为常态。Ryckaert说:“我们希望看到纳米片至少用于两个节点，但在那之后，纳米片结构的缩放将变得非常棘手。”“我们提出了叉片，这是对纳米片概念的适应。它具有缩放属性，可以启用另外两个节点。然后是cfet，(互补的FET堆叠)，它受到纳米片的启发，但采用堆叠结构(见图3)。”

GAA可能具有与finFET相似的寿命。莫罗兹说:“很可能会持续10年。”“但在2030年左右，我预计该行业将转向堆叠晶体管，即两个GAA晶体管堆叠在一起。有些人称之为FET，互补FET或堆叠晶体管。”

图3:逻辑技术路线图。来源:Synopsys对此

这时就变得有点难了。“在CFET之后，我们完成了2D集成电路，”Moroz补充道。“我们预计，逻辑器件的晶体管密度将在每平方毫米50亿个晶体管左右，而SRAM的晶体管密度将达到每平方毫米10亿个晶体管。然后我们就被困住了，因为虽然你可以随心所欲地压缩晶体管，但所有东西都将受到连接晶体管的电线的限制。唯一的出路就是堆积小芯片。”

参考
1.三星宣布将推出3nm的GAA fet。英特尔和台积电计划推出2nm制程。