接下来的晶体管和Chiplets

CMOS技术的高级副总裁Sri Samavedam在Imec,坐下来与半导体工程谈论finFET缩放、gate-all-around晶体管、互联、包装、chiplets和3 d出类拔萃。以下是摘录的讨论。

SE:半导体技术路线图是在几个不同的方向移动。我们有传统的逻辑扩展,但包装是会发挥巨大的作用。这里发生了什么?

Samavedam:密度缩放,摩尔定律的基础,将继续下去。如果你看看如何在芯片的晶体管数量已经在过去的几年里,它遵循摩尔定律相当密切。密度比例按预期正在发生。但我们看到的是,你没有得到通用计算cpu的性能,我们用来在过去。节点到节点的逻辑设备性能已经慢了下来。所以你必须想出新材料和设备结构给你额外增加系统级性能。在Imec,我们也关注STCO,或系统技术共同改进。有两种方法。我们有一个自底向上和自顶向下的方法。通过自下而上的,我的意思是你看技术不仅仅是比例给你在系统级性能。 For example, you may need a new cooling technology that enables you to break through the power wall and gives you a system-level performance. There are also different memory architectures and novel memories that give you a performance improvement in a machine learning system, for example. Then, you might have partitioning of the SoC (system-on-a-chip) into logic and memory and connecting them using 3D. These are instances of bottom-up STCO. We are starting to look at a top-down modeling of systems to identify specs for technologies that benefit most at the system level. This is the top-down approach to STCO. Because you’re not seeing the performance from pure scaling, we’ll have to look at new devices and STCO to get the system-level benefit.

SE:你看到其他什么趋势?

Samavedam我们观察:另一个趋势是cpu,已被通用计算多年的主力,慢下来。我们找到更多特定于域的架构。gpu是一个很好的例子。你可以看看GPU性能的函数的操作单位面积或单位瓦特操作的数量。看看从Nvidia gpu和AMD,例如。他们继续做得很好。他们利用缩放,可以包更严格和更有效的核可以并行工作负载,如图形处理或机器学习。他们不显示相同的cpu性能放缓我们看到。我们希望看到更多特定于域的计算机体系结构。

SE:晶体管,finFETs高端的主力设备。FinFETs相应减少了3海里。这里发生了什么?

Samavedam:FinFETs现在主力设备已经有五代,从14 nm。我们已经看到它在14 nm, 10 nm, 7和5 nm铸造产品。英特尔并介绍finFETs 22纳米。3海里也是finFET节点,至少对台积电。如果你想逻辑扩展,您必须规模标准单元库。当你规模标准单元库从7.5跟踪6-track或5-track,活跃设备宽度可用来构建finFET减少。所以你从三个在7.5跟踪两个鳍鳍6-track 5-track单一鳍设备。单鳍设备更多的变量。这是其中一个原因finFETs将停止扩展。

SE: 3 nm finFETs似乎是最后一个节点。我们正开始看到一个过渡到nanosheet场效应晶体管,这是一个gate-all-around(棉酚)的体系结构。提供什么福利?

图1:晶体管(上图)和互连技术路线图(图)。来源:Imec

Samavedam:如果你用一堆取代单一鳍nanosheets每个足迹,你可以得到更多的设备宽度,你可以得到更多的驱动电流的每个足迹。这就是为什么你看到nanosheets从finFETs过渡。与nanosheets,您可以构建高性能5-track库。Nanosheets也是一个gate-all-around设备。如果你周围通道的大门,大门得到更好的控制,它允许您扩展门长度finFETs相比。FinFETs trigate设备。他们有一个通道的门三面,不是所有的四条边。FinFETs已经扩展,从14到3 nm,通过扩展鳍。你可以得到更多的鳍排放量比例鳍,也可以规模翅片高度宽度来获得更多的设备。除了3海里,你打多高鳍可以的极限。鳍长高,你可以增加驱动电流,但还有一个电容点球。如果驱动电流增加不能抵消电容点球,是没有意义继续扩展翅片的高度。也,你让finFET结构高和鳍萎缩是由于翅片之间的空间扩展,它是更具挑战性的闸极介电层和金属层缠绕在鳍当你能够在轻松的维度。 So finFET scaling is becoming more challenging, and nanosheets give you a way to get more drive current in the same footprint.

SE:有什么其他好处nanosheet场效应晶体管?

Samavedam:让我们看看finFETs。如果你想增加设备宽度,你不得不从一个鳍两个鳍三鳍。它是离散的。在nanosheets,你叠加nanosheets在一个活跃的地区。你可以改变宽度的nanosheet宽度,得到不同的设备。让你设计的灵活性。如果你想要更高的晶体管或标准单元库和更好的驱动电流,与更广泛的表。如果你想优化对电容和权利,你可以选择一个狭窄的表。这是一个额外的灵活性,nanosheets提供设计。

与nanosheets SE:制造业的挑战是什么?

Samavedam:你这些nanosheets形式是首先沉积多层使用外延硅和硅锗。然后,你蚀刻硅锗层硅nanosheets。增长epi层很容易理解,但这些nanosheets释放是一个挑战。你必须确保硅锗硅腐蚀是有选择性的。它不能使粗糙的硅留下的通道。你要确保他们不粘在一起。你腐蚀硅锗,特别是如果你使用湿蚀刻,您要确保没有表之间的静摩擦。

SE:另一个挑战是什么?

Samavedam:另一个挑战是更多的性能的挑战。finFETs,大部分的电流传导发生沿(110)面。鳍的侧壁(110)。这是一个很好的飞机PMOS迁移。Nanosheets是平的。他们遵循相同的取向为衬底,所以这是一个(100)取向。办公室需要在驱动电流在(100)方向的表现。恢复性能在办公室的,你必须nanosheets压力这些通道。将压力纳入nanosheet是一个挑战。形成multi-Vt设备是另一个挑战。 The way you set the threshold voltage is to change the gate workfunction. So you incorporate different metal layers between the nanosheets to get different threshold voltages. The spacing between the nanosheets is tight. You need to etch one layer away and deposit a second layer to get a second workfunction material for a different threshold voltage. That’s quite challenging.

nanosheets SE:工厂的工具准备好了吗?

Samavedam:人们一直在努力了几年gate-all-around结构。的工具已经走过了漫长的道路能够支持nanosheets单元过程。在计量存在一些挑战。nanosheet设备形成,你有一个模块叫内间隔,你想单独的门从源/漏。你必须有选择性地蚀刻硅锗层然后填充介质形成一个垫片。这是一个具有挑战性的模块从计量的角度来看。控制横向硅锗休会,形成内部间隔,然后确保一切正常,是具有挑战性的。人们使用散射测量或光学CD来衡量这些结构。有时,你可能需要结合计量技术来得到一个好的处理过程控制。但总的来说,可用的工具。 Selective etch of silicon germanium relative to silicon is an important module. The tool wasn’t available in the beginning. Now it’s fairly well known how to do that.

SE: nanosheets EUV光刻将模式表。任何挑战吗?

Samavedam你将不得不使用印刷错误EUV,这取决于你球模式。纯粹从光刻技术的角度来看,可能没有太多的挑战现在因为EUV光刻技术是成熟的。Nanosheet腐蚀可能仍然是一大挑战,因为有多个层模式。

SE:先进的晶体管,存在一些重大挑战backend-of-the-line (BEOL)的连接,对吧?

Samavedam:我们认为铜双波纹将缩减约21海里。但该行业面临的挑战是通过阻力。当你缩小球,通过电阻起飞。我们一直在研究如何减轻通过阻力。你可以两种不同的方式。您可以选择性地沉积不同材料如钌、钼或钨,例如,你用铜线通过不同材料。另一种方法是规模班轮/屏障材料,以便有更多的空间通过对铜。你可以这样做21纳米间距。如果你想规模低于21海里,我们认为你必须去直接金属腐蚀。这就是我们称之为semi-damascene集成。有些人也称之为减去金属化。 You define the lines by direct metal etch. You can form high-aspect ratio lines, so that you can get low resistance lines. But when you go to high-aspect ratio lines, the capacitance is a problem, because you have a lot of overlap area between the two lines. To mitigate that, we plan to introduce air gaps to reduce the capacitance. If you want to do a direct metal etch in the semi-damascene integration, you have to go with metals that can be easily etched. Copper is not one of them. That’s why we chose ruthenium. Ruthenium is easier to etch compared to copper, and also it has a low resistance as you scale the linewidth.

SE:我们能够扩展nanosheet多远?Imec forksheet场效应晶体管技术发挥作用在哪里?

Samavedam:forksheet场效应晶体管是一个Imec创新。当你继续规模轨道高度,你的活跃的可用宽度减少设备和标准电池的驱动力量。这就是为什么nanosheets优于finFETs轨道高度了。但即使nanosheets将失去动力,你试着进一步跟踪高度的规模。可以规模n-to-p NMOS器件和PMOS器件的标准电池创建更加活跃设备宽度。您可以通过蚀刻,形成规模,空间狭窄介质墙。这就是forksheet设备有关。它给你更积极的宽度相同的足迹nanosheet相比,它还具有较低的寄生电容,从而导致在nanosheets约10%的性能优势。它使用大量的集成基础设施,我们已经与nanosheets设置。这是一种扩展的nanosheets也许一代。 Between nanosheets and forksheets, we believe there’ll be about three more generations. So we will have 2nm and 14 angstrom, and likely 10 angstrom nodes with nanosheets and forksheets.

图2:Imec forksheet场效应晶体管。

SE:包装和chiplets哪里合适呢?

Samavedam:今天有许多高性能的系统,使用2.5或3 d集成。在某些情况下,公司需要一个SoC和划分成不同的功能,诸如逻辑、内存和I / o。这些功能是使用不同的chiplets建造的。有时,他们使用不同的CMOS技术。他们把它们放在一起使用不同的3 d互连技术如插入器,die-to-wafer microbump键,或die-to-wafer混合成键。我们称之为chiplet方法。这是发生在高性能,这最终将会渗透到移动应用程序。

SE:所有的标题在哪里?

Samavedam:后工业的方法今天是chiplet方法。每个芯片都是单独设计和包装在一起。我们设想的是一个真正的3 d SoC,逻辑和内存模具协同设计。要做到这一点,你需要新的EDA工具的能力。在真正的3 d SoC设计、place-and-route和定时关闭芯片可以同时发生。今天,在chiplet方法,您需要一个总线连接chiplets。添加块之间的延迟,它不是非常有效。如果你能合作设计chiplets,你能够做place-and-route和定时关闭一个SoC,你会得到一个更加高效紧凑的设计。你可以避免多余的缓冲区,而不必担心延迟这两个街区之间像你在当前chiplet方法。我们一直与节奏。 They came up with a tool flow that enables you to do a true SoC 3D co-design between the chiplets. We will see more examples of this approach. The 3D SoC approach will take time, because the EDA tools are just being enabled.

SE:另一个推动者对3 d包和3 d soc是规模撞球,对吧?

Samavedam:我们有研究证明microbumps下降到10μm,甚至7μm音高。但是如果你看看microbumps在生产中,他们在大约30饱和μm音高。如果有足够的从系统中公司规模互连密度,然后你会看到更多的产品OSATs。使这些紧microbump场地、设备的生态系统需要成熟一点。我们与设备供应商。一旦启用了EDA工具,系统公司将开始推动密集的互联。然后,你会看到更多的从OSATs为高密度互联。

SE:混合键呢?

Samavedam:今天,有几种混合粘结在生产的例子。图像传感器使用这个产品。YMTC混合键用于连接外围逻辑,在3 d NAND内存。今天wafer-level技术。你需要清洁CMP表面达到良好的混合债券。如果你在wafer-level,上模和下模的大小需要匹配。的一个约束。如果是wafer-level过程中,晶圆厂更有可能比OSATs提供这种技术。有例子die-to-wafer混合成键。有一个例子从AMD和台积电,这是最近宣布的。 So that’s an example of hybrid bonding at the die-to-wafer level.

SE:混合成键的挑战是什么?

Samavedam:你需要极端的平面性。这是一个约束。为了确保良好的混合债券,你需要一个兼容铜介质。我们使用铜和SiCN作为电介质。SiCN低温沉积介质。这给了我们最好的粘结性能。准备混合焊接铜SiCN表面仍然是一门艺术。有很多需要在CMP过程的优化。你必须使用多个CMP的步骤。你需要很好的当地平面性,以及全局平面化,特别是如果你在晶圆级别。 CMP control and having the right dielectric for hybrid bonding are the two key requirements.

SE:你如何定义一个3 d SoC ?

Samavedam:你可以划分不同的功能在一个2 d SoC如记忆和逻辑,分别和设计。这是chiplet的方法。我所说的一个3 d SoC是你合作设计的记忆和逻辑作为一个SoC死去。连通性可以密集得多,,你不用担心额外的两芯片之间的通信开销。它的直接沟通。你不需要额外的IP,体育,或两个chiplets之间的通信总线。你可以在3 d实现更细粒度的分区出类拔萃。要做到这一点,你需要密集的互联。你还需要EDA工具来支持这种合作设计。

SE:我们会看到CFETs和2 d材料或设备吗?

Samavedam:二维材料有前途的,因为它们提供高机动性。他们可以形成很薄的原子渠道,所以你可以扩展门长度更积极。但也有一些基本材料,你必须解决的问题。你必须提高流动性的通道和接触电阻source-drain地区。我们不知道如何规模这些2 d的闸极介电层厚度很好材料。我们构建这些设备的方式可能会有很大不同。有很多问题需要回答在未来几年知道这些材料是真实的足以让路线图。

SE: CFETs呢?

Samavedam:CFETs代表互补的场效应晶体管,N和P设备之上。Imec的概念表明CFETs在过去几年。英特尔的论文在2019年和2020年。挑战与CFETs集成。集成是复杂的,有不同的方式形成CFETs。单片的方式你可以做到,你形成顶部活动区域和底部活动区域在相同的步骤中,并使用一个共同的自对准门连接两个设备。这里的挑战是需要许多新的复杂的单元过程,如高纵横比模式,高纵横比口供等。或者你可以以顺序的方式做。在这种方法中,您构建一个设备和债券不同的晶片处理下一个设备。您可以使用一个不同的衬底取向或不同的通道材料设备。这里的挑战是连接上面的门,门底部,因为他们没有自对准。 One also needs to worry about the impact of the thermal budget of the top device on the bottom device. Void-free bonding between the top and bottom wafer with a thin dielectric in between is also very challenging since there are no good tools to detect these micro-voids. This is the complexity in sequential CFET integration. We are working on both schemes. From a device performance point of view, we believe they can be very similar. We can optimize the architectures for them to have similar performances, but the integration complexity is different in each of them. So that’s what we are trying to tackle right now.

图3:CFET在行动。来源:Imec

SE:传统逻辑扩展和包装/ chiplets或多或少并行路径,对吧?

Samavedam:他们将发生在平行。有一些组件的SoC不能很好地扩展。I / o或sram,例如,不要规模与逻辑节点。所以他们可以制造更成熟的节点和分区使用chiplet方法具有成本效益的方式。分区的soc逻辑和记忆是另一种提高内存带宽提高总体系统性能。chiplet方法和3 d SoC传统逻辑扩展方法是平行的铁轨。

SE:这个标题吗?

Samavedam:我看不出创新设备和材料,或密度定标,慢下来。我们知道high-NA (0.55) EUV即将来临。更具成本效益的方式,使密度模式相比,今天的EUV 0.33 NA。缩放,以及设备结构创新,将继续下去。chiplet方法或3 d SoC的方法是将发生在平行,使未来的系统扩展。他们都将共存。

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