一系列令人眼花缭乱的选择和选项为下一阶段的扩展铺平了道路。
随着传统芯片设计在每个节点上变得越来越笨重和昂贵，许多IC供应商正在探索或追求使用先进封装的替代方法。
问题是太多了先进的包装选项已经摆在桌面上，而且列表还在继续增长。此外，每一种选择都有一些权衡和挑战，而且所有这些选择都相对昂贵。
先进的包装已经存在了几十年。在封装中组装不同的高级模具是改进芯片设计的一种方法。今天，这个概念有时被称为异构集成。尽管如此，由于成本原因，高级封装主要用于更高端的、面向利基的应用。
这种情况可能很快就会改变。IC缩放是推进设计的传统方式，它在每个节点上缩小不同的芯片功能，并将它们封装到一个单片芯片上。但是对于许多公司来说，IC扩展变得过于昂贵，并且每个节点的收益正在减少。
虽然扩大规模仍然是新设计的一个选择，但该行业正在寻找替代方案，包括先进的包装。改变的是，该行业正在开发新的先进封装类型或扩展现有技术。
先进包装背后的动机没有改变。这种方法不是把所有芯片功能都塞在同一个芯片上，而是把这些芯片碎片分解，然后集成到一个芯片中包．这据说可以降低成本并提供更好的收益。另一个目标是让芯片之间的距离更近。许多先进的软件包使内存更接近处理器，能够以更低的延迟更快地访问数据。
这听起来很简单，但这里有几个挑战。另外，没有一种包装类型可以满足所有的需求。事实上，芯片客户面临着一系列令人眼花缭乱的选择。其中包括:
该行业还在追求一种名为chiplets，支持2.5D/3D技术。其思想是，在库中有一个模块化芯片菜单。然后，将它们集成到一个包中，并使用模对模互连方案将它们连接起来。
还有其他方法。那么最好的选择是什么呢?答案取决于许多不同的因素。
“目前有大量的包装方案可用，更多的正在开发以满足各种需求，”Kim Arnold说，先进的包装业务部门的执行董事布鲁尔科学．“整体的驱动力是提高性能，更多的集成，更低的成本和更高的可靠性。个性化的需求决定了套餐的选择。”
用扇形散开
多年来，芯片制造商推出了一种新的逻辑工艺，每个节点都有更大的晶体管密度。设备制造商以两年为周期开发基于该工艺的芯片，使他们能够降低每个晶体管的成本。
最大的变化发生在22纳米和16 /14纳米，芯片制造商从传统的平面晶体管迁移到先进的finFET晶体管。FinFETs使该行业能够将器件扩展到10nm/7nm，并在研发5nm。
“FinFET缩放降低了横向尺寸，以增加单位面积的设备密度，同时增加了鳍片高度，以提高设备性能，”纳瑞萨·德尔格(Nerissa Draeger)说林的研究在一篇博客中。
现在，芯片制造商正在研究3nm技术。然而，在每个节点上，工艺研发和设计成本都在飙升。此外，传统的缩放速度正在放缓。迪克森(Gary Dickerson)表示:“毫无疑问，经典的2D扩展方式已经耗尽了动力，但除了2D之外，在结构创新、材料创新、架构、封装方面都存在着所有这些新的机会。应用材料他在最近的一次演讲中说。
虽然有些人会转移到下一个节点，但成本是天文数字。这就是为什么许多人更加重视先进的包装。
集成电路封装曾经是一个简单的过程。晶圆在晶圆厂加工后，晶片被切成小块，然后组装成各种封装类型。
几年前，该行业引入了一种称为晶圆级封装(WLP)的技术。不像传统的包，它会占用单板空间，WLP支持更小的包和更多的I/ o。
WLP涉及两种封装类型-扇出以及芯片级封装，或扇入式封装。在一个扇出的例子中，a动态随机存取记忆体在封装中，晶片堆叠在逻辑晶片之上。
“你不需要将其限制在一个带有扇出的骰子上。你既可以做异质积分，也可以做同质积分，你可以把你的芯片分开，并把它们组合在一个扇出的包中。你可以利用扇出中电气连接的优势来连接不同的模具，”John Hunt说日月光半导体他在最近的一次演讲中说。“你不必局限于硅晶片。你可以积分微机电系统、滤镜和被动式。”
然而，扇入和扇出是不同的。一个区别是这两种包类型如何合并重新分发层(RDLs)。RDLs是铜金属互连线或线路，将封装的一部分电连接到另一部分。
在扇入中，RDL跟踪是向内路由的，这限制了I/O计数。fan-out是向内和向外路由，可以提供更多的I/ o。
最初的扇出技术被称为嵌入式晶圆级球栅阵列(eWLB)。今天，Amkor、ASE、JCET和其他公司都在销售eWLB套餐。eWLB是针对手机和其他产品的标准密度产品，I/ o小于500。
安可、日ASE、台积电等都有高密度风扇输出，I/ o超过500。这些软件包用于汽车、服务器和智能手机。
展望未来，“扇出”活动将拓展出新的形式。其中包括:
图1:扇出变化的例子来源:ASE
这些和其他扇出包正在发货，但有一些挑战。通常，扇出比遗留包更昂贵。这也是一个令人困惑的市场，有各种各样的选择。
有三种方法可以使扇出芯片优先/面朝下;chip-first /平;和chip-last。在芯片优先/面朝下的流程中，模具被放置在一个类似晶圆的结构中，该结构中充满了环氧模具化合物。RDLs是在晶圆结构内形成的。模具被切割，形成封装的芯片。
所有扇出技术都带来了一些制造上的挑战。Brewer Science的Arnold说:“挑战包括细间距铜的分辨率小于2微米，再分布层的数量增加。”“随着这些趋势的出现，由于热不匹配、翘曲、细线/空间互连、板级焊接可靠性以及无源和有源组件的多模集成，可靠性面临越来越大的挑战。”
然后，当模具嵌入晶圆时，它们倾向于移动，导致一种不必要的效应，称为模具移位。这会影响产量。模移在扇出时可以部分补偿光刻技术公司光刻营销高级总监Shankar Muthukrishnan说Veeco．“这预计将是一个重大挑战，特别是对于多芯片模块，直到能够开发出消除模移的长期解决方案。”
2.5 d / 3 d选项
除了扇出，IC供应商还可以在2.5D封装中集成芯片。在2.5 d，模具堆叠或并排放置在模具的顶部插入器，其中包括在矽通过(tsv)。interposer作为芯片和电路板之间的桥梁，提供更多的I/ o和带宽。
在一个例子中，anFPGA和HBM并排放置在2.5D封装中。HBM是一个DRAM内存栈。例如，三星的HBM2技术将8个8gb DRAM芯片堆叠在一起。
模具彼此连接，或连接到插入器，使用互连一种叫做铜微凸块和铜柱的技术。凸点和支柱在模具之间提供小而快速的电气连接。
2.5D有一些优势，但由于中间插入器的成本，它也很昂贵。这就是2.5D仅限于高端应用的原因。
但2.5D仍有一席之地。一些正在开发新的设备架构机器学习以及其他需要更多I/ o和带宽的应用程序。
目前，2.5D是唯一的选择。扇形输出正在缩小I/O差距，但目前还没有。在未来，3d - ic可能会填补这一空白。
尽管如此，2.5D可以包含较大的模具尺寸。例如，一个FPGA的芯片大小约为800mm²。这接近1X十字线的最大尺寸，即835mm²。
然而，一些新的设备架构需要2.5D封装，其中的插入物超过了最大十字线字段大小。这需要不同的制造工艺。为此，中间体被分成两个更小的部分，并在两个网格上处理。然后，两个网格被缝合在一起，这可能是一个昂贵而困难的过程。
尽管如此，该行业仍在推进这些大型包装。例如，台积电正在准备2.5D，中间插入1.5倍的十字线尺寸。“我们正在迅速超过1倍，”道格拉斯Yu，集成互连和封装副总裁台积电在最近的一次活动上。“今年是2倍。3X就要来了。”
TSMC使用三个网格，展示了一项具有2,460毫米²插入面积的技术。它可以包含两个600mm²的soc和8个HBM2模，封装尺寸为75mm x 75mm。
除了调停者，还有其他选择。例如，英特尔已经开发出了硅桥，这是一种替代中间体的方法。英特尔将其桥称为嵌入式多模互连桥(EMIB)。
桥是利用一块带有路由层的小硅片将一个芯片连接到另一个封装中的芯片。该公司装配测试技术开发副总裁兼总经理Babak Sabi表示:“它(比插入器)占用的硅面积要小得多。英特尔他在最近的一次采访中说。“你可以在基板上放置尽可能多的桥。它不像硅中间体那样有任何十字线尺寸限制。”
英特尔已经利用EMIB和其他技术为其在计算机领域的新努力3 d-ic竞技场。利用这些技术，英特尔最近推出了一个新的3D CPU平台，该平台将一个10nm处理器核心和四个22nm处理器核心结合在一个3D封装中。
这只是这项技术的一种可能性。“这种方法为我们的芯片架构师提供了混合和匹配的灵活性知识产权在新的设备形式因素中，采用各种内存和I/O元素的块和处理技术，”Sabi说。
然而，今天的2.5D/3D技术有一些缩放限制。凸起/支柱和工具有问题。
在2.5D/3D技术中，模具的一侧包含了微小的凸起。每个模具上的凸点使用热压缩粘接(TCB)连接。TCB粘结机使用力和热来连接凸点。
这是一个缓慢的过程。Xperi的杰出工程师Guilian Gao在最近的一篇论文中说:“这种粘接工艺的吞吐量很低，无法克服40μm间距以下的尺寸挑战。”
事实上，当今最先进的微凸起和微支柱是间距为40μm的微小结构。间距为40μm的铜柱尺寸为25μm，间距为15μm。
利用当今的技术，该行业可以将凹凸间距缩小到20μm或10μm。然后，该行业需要一种新的解决方案，即铜混合键合技术。
接下来是什么?
英特尔(Intel)、台积电(TSMC)、联华电子(UMC)和其他公司正在研究铜混合键合技术，有望将pitch封装在20微米以上。
混合键合采用铜大马士革工艺。两个晶圆在晶圆厂加工。在每片晶圆的一侧形成微小的铜互连。然后，两个晶圆键合。
在粘接过程中，微小的连接点被加热。公司总裁兼首席执行官Subodh Kulkarni解释说:“你把它们加热，基本上就形成了一个铜相互扩散的区域或点。CyberOptics．“如果你让它们足够热，并让它们相互接触，铜原子就会来回运动。它创造了一种完美的纽带。”
混合连接使供应商能够直接使用细间距铜连接来堆叠和连接设备，消除了对凸起和支柱的需求。它为更先进的2.5D、3D- ic和3D dram铺平了道路。
混合键并不新鲜。多年来,互补金属氧化物半导体图像传感器供应商已经使用了这项技术。现在，该行业正在研究用于高级内存和逻辑芯片堆叠的混合键合。
每个供应商都有不同的策略。英特尔正在为自己的产品组合开发3d - ic。相比之下，台积电(TSMC)和联华电子(UMC)等晶圆代工厂正在开发混合键合，以便为外部客户提供新的高级封装。
一些公司正在开发自己的绑定技术，而另一些公司则从Xperi获得授权。Xperi的混合键合技术被称为直接键合互连(DBI)。
“我们从Xperi获得了技术IP授权，以加速我们在这一领域的发展，”腾讯公司企业营销副总裁Steven Liu表示联华电子．“我们认为DBI是‘More than Moore’时代的潜在技术，无论是通过晶圆到晶圆还是芯片到晶圆的方式。联华电子计划为客户提供DBI解决方案，并利用我们从过去经验中获得的现有技术优势。”
铜杂化键合是在晶圆厂进行的，而不是在工厂OSAT．在Xperi的流程中，金属垫嵌在晶圆表面。使用化学机械抛光(CMP)将表面平面化，然后进行等离子体活化步骤。
单独的晶圆也经历类似的过程。晶圆使用介电-介电键合，然后是金属-金属连接。
与此同时，台积电正在开发自己的混合键合技术。台积电将利用该技术开发一种名为“集成芯片系统”(SoIC)的3D-IC技术。SoIC将于2020年底推出。
SoIC为在封装中集成具有不同工艺节点的较小芯片铺平了道路。“这就像一个单独的SOC，”台积电的Yu说。“这使得集成芯片之间的距离非常近。这可以转化为延迟、带宽、功率和外形因素方面的优势。”
台积电的技术比目前的2.5D/3D设备快11.9倍，带宽多191X。SoIC技术最初可以实现9μm间距。根据台积电的说法，它使I/O密度从12,000/mm²到1,200,000/mm²，而微凸点的I/O密度为800/mm²。
该公司最近展示了SoIC概念的扇出包。在当前的InFO包中，内存芯片位于顶部，而内存芯片位于顶部系统级芯片(SoC)模具在底部。
然而，在SoIC技术中，SoC被分解成三个更小的芯片。一个芯片在上面，两个在下面，它们是键合的。台积电表示，通过将较大的晶片拆分成较小的晶片，可以降低成本并提高产量。
在另一个例子中，台积电展示了具有三层的3D设备架构。第一层由一个大模具组成。第二层和第三层各由三个更小的芯片组成，都嵌入衬底中。
图2:未来使用SoIC源的三维系统缩放:台积电
这里有一些挑战。获得已知的好模具是一个问题。另一个是对模和叠模的精度。
混合键也很困难。“这不是小事，”台积电的Yu说。“这种联系非常关键。这种结合具有非常有限的可用热预算。我们需要在双方的铜键之间保持良好的接触。”
还有其他问题。“虽然大马士革铜工艺已在半导体晶圆厂的BEOL金属互连中使用多年，但将大马士革铜应用于混合键合仍存在几个独特的挑战-无论是晶圆到晶圆还是晶圆到晶圆，”该公司高级营销总监Stephen Hiebert表示心理契约．
“首先，晶圆片和模具表面必须完全没有导致空洞的缺陷。这对于芯片到晶圆的混合键合尤其具有挑战性，因为单点是颗粒污染的主要来源，”希伯特说。“其次，CMP工艺必须精确控制，以便铜垫的形状轮廓保持在粘合工艺窗口内。第三，铜衬垫必须通过晶圆到晶圆或晶圆到晶圆的键合工具很好地对齐，随着混合键合互连间距的减小，这变得越来越困难。”
与此同时，市场上还有其他选择。开放领域特定体系结构(ODSA)项目中的一个小组正在定义和开发一种新的基于芯片的体系结构。Achronix、Cisco、Facebook、Netronome、NXP、zGlue和其他公司都在研究这项技术。
开发3D设备和芯片面临着一些重大挑战，其中包括一个大问题。希伯特说:“对于异质集成中组合的多个器件，一个坏的芯片会导致整个封装的失败。”
结论
不过，很明显，该行业正在全速推进异构集成。好消息是，有几种创新的方法可以做到这一点。
这也是问题所在。找到正确的解决方案只是这个领域面临的众多挑战之一。
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我真的很欣赏这篇文章是多么彻底、写得好和有教育意义。谢谢你马克。我要向我的团队汇报。
对于杂化键，假设温度低于BEOL阈值300C，但仍发生铜扩散?让铜做一些有趣的事情看起来很酷。成键的可靠性是多少，有多少成键失败?
你也提到了电介质键，所以人们能假设整个堆栈的热导率是好的吗?热气流是建造烟囱的一个重要问题。